KR100733429B1 - 반도체 장치의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000002955 isolation Methods 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 10
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910001882 dioxygen Inorganic materials 0.000 claims abstract description 6
- 239000007789 gas Substances 0.000 claims abstract description 5
- 230000004888 barrier function Effects 0.000 claims abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 238000003860 storage Methods 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 229910008045 Si-Si Inorganic materials 0.000 description 2
- 229910006411 Si—Si Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- -1 fluorine group ions Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- Condensed Matter Physics & Semiconductors (AREA)
- Plasma & Fusion (AREA)
- Ceramic Engineering (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 2개의 챔버에서 진행하던 스토린지 노드 콘택플러그가 접속될 기판영역을 리세스시키는 공정을 하나의 챔버에서 진행하도록 하여 종래보다 공정단계가 줄어든 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 산화막계열의 소자분리막을 형성하는 단계; 상기 기판 전면에 반사방지막과 감광막을 적층하여 형성하는 단계; 상기 모스트랜지스터의 활성영역이 형성될 기판 영역이 노출되도록, 상기 반사방지막과 감광막을 패터닝하는 단계; 및 상기 반사방지막과 감광막을 패터닝한 챔버에서, 노출된 상기 모스트랜지스터의 활성영역이 형성될 기판 영역을 CF4/CHF3 가스로 소정 두께만큼 리세스시키는 단계를 구비하며, 상기 리세스 공정시 상기 패터닝된 반사장지막 및 감광막에 의해 노출된 소자분리막이 식각되지 않도록 산소가스를 포함하여 리세스 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
반도체, 소자분리막, 반사방지막, 액티브영역, 채널.
Description
도1은 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.
도2는 종래기술에 의한 반도체 메모리 장치의 제조방법에 따른 문제점을 나타내는 공정단면도.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 기판
21 : 소자분리막
22 : 반사방지막
23 : 감광막패턴
A : 스토리지 노드용 액티브영역
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 모스트랜지스터의 채널을 효과적으로 확장시킬 수 있는 반도체 장치의 제조방법이다.
반도체 회로를 기판에 제조하기 위해서 먼저 하는 공정이 소자와 소자를 분리시켜 주는 소자분리막을 형성하는 공정이다.
이전에는 소자분리막으로 로코스(Local Oxidation of Silicon) 방법을 통해 형성하였으나, 현재는 대체로 반도체 장치가 고집적화되면서 집적도에 유리한 STI(Shallow Trench Isolation) 방법을 통해 소자분리막을 형성시키고 있다.
한편, 반도체 장치가 고집적화되면서 모스트랜지스터의 디자인룰이 점점 더 작아짐에 따라 게이트 패턴이 점점 더 작아지고 있는 추세인데, 그로 인해 채널의 길이가 점점 더 작아져 여러 문제가 발생하고 있다.
이를 해결하는 하나의 방법으로 게이트 패턴의 이웃한 영역인, 소스/드레인 영역이 형성될 기판부분을 약간 리세스(Recess)시켜 인위적으로 채널의 길이를 증가시키는 방법이 제안되기도 한다.
도1은 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 장치의 제조방법은 먼저 기판(10)에 일정한 트랜지 영역을 형성하고, 그 영역에 절연막을 매립시켜 STI 형태의 소자분리막(11)을 형성한다. 이 때 소자분리막은 HDP(High Density Plasma)를 이용한 산화막으로 형성한다.
이어서 기판 전체에 반사방지막(12)과 감광막(13)을 적층한다.
이어서 산화막을 패터닝하기 위한 챔버(chamber)에서, 모스트랜지스터의 소스영역, 즉 스토리지 노드 콘택플러그와 접속될 활성영역이 형성된 영역의 반사방지막(12)과 감광막(13)을 선택적으로 제거하여 패터닝한다.
이어서 폴리실리콘을 패터닝하기 위한 챔버에서, 패터닝된 반사방지막(12)과 감광막(13)에 의해 노출된, 스토리지 노드 콘택플러그와 접속될 기판 영역(A)을 리세스시킨다.
이렇게 기판영역(A)을 리세스시키는 이유는 반도체 메모리 장치가 고접적화되면서 좁아진 디자인 룰에 의해 채널길이가 짧아지게 되는데, 이로 인해 리프레쉬 타임이 감소되는 등의 나타내는 여러 문제점을 해결하기 위해 채널 길이를 인위적으로 증가시켜 주기 위한 것이다.
이 때 반사방지막(12)과 감광막(13)을 패터닝하는 공정과 기판 영역(A)을 리세스시키는 공정을 서로 다른 챔버에서 진행하는 이유는 하나의 챔버에서 공정을 진행하게 되면 다른 문제가 발생되기 때문이다.
먼저, 산화막을 패터닝하기 위한 챔버(chamber)에서 반사방지막(13) 패터닝 공정과 기판 리세스 공정을 진행하게 되면 HDP 산화막으로 된 소자분리막이 과도하게 식각되는 문제가 발생한다. HDP 산화막으로 된 소자분리막이 과도하게 식각된 상태에서 후 세정공정을 진행하면 소자분리막 영역이 액티브영역보다 더 낮아져 문제가 생긴다.
이 때 세정에 의한 소자분리막의 손실로 인해 발생하는 단차는 게이트용 폴리실리콘 잔류물 또는 EFH 문제가 발생하여 반도체 메모리 장치 불량으로 이어질 가능성이 높다.
도2는 종래기술에 의한 반도체 장치의 제조방법에 따른 문제점을 나타내는 공정단면도로서, 전술한 바와 같이 산화막을 패터닝하기 위한 챔버(chamber)에서 실리콘 기판을 리세스시킬 때 소자분리막으로 사용된 HDP 산화막이 과식각되는 것을 나타낸다.
이처럼 소자분리막으로 사용된 HDP 산화막이 과식각됨으로서, 게이트용 폴리실리콘 잔류물 또는 EFH 문제가 발생하여 반도체 메모리 장치 불량으로 이어질 가능성이 높게 되는 것이다.
또한 폴리실리콘을 패터닝하기 위한 챔버에서, 반사방지막(12)과 감광막(13)을 패터닝하는 공정과 기판 리세스 공정을 진행하게 되면 반사방지막에 대한 식각율 저하로 충분한 식각선택비를 얻지 못해 안정적으로 반사방지막(12)을 패터닝하지 못하는 문제점을 가지고 있다.
따라서 종래기술에 의한 반도체 장치의 제조방법은 스토린지 노드 콘택플러그가 접속될 기판영역을 리세스시킴으로서 모스트랜지스터의 채널을 확장하여 반도체 장치의 동작특성을 높일 수는 있으나, 2개의 챔버에서 패터닝 공정을 진행하기 때문에, 웨이퍼를 챔버와 챔버 사이를 옮길때 파티클이 생길 수 있으며 여러공정이 추가되어 공정이 복잡해지는 문제점을 발생한다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 2개의 챔버에서 진행하던 스토린지 노드 콘택플러그가 접속될 기판영역을 리세스시키는 공정을 하나의 챔버에서 진행하도록 하여 종래보다 공정단계가 줄어든 반도체 장치의 제조방법을 제공함을 목적으로 한다.
본 발명은 기판상에 산화막계열의 소자분리막을 형성하는 단계; 상기 기판 전면에 반사방지막과 감광막을 적층하여 형성하는 단계; 상기 모스트랜지스터의 활성영역이 형성될 기판 영역이 노출되도록, 상기 반사방지막과 감광막을 패터닝하는 단계; 및 상기 반사방지막과 감광막을 패터닝한 챔버에서, 노출된 상기 모스트랜지스터의 활성영역이 형성될 기판 영역을 CF4/CHF3 가스로 소정 두께만큼 리세스시키는 단계를 구비하며, 상기 리세스 공정시 상기 패터닝된 반사장지막 및 감광막에 의해 노출된 소자분리막이 식각되지 않도록 산소가스를 포함하여 리세스 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명은 하나의 식각장비에서 하나의 공정조건으로 소자분리막으로 사용된 산화막과 실리콘 기판간의 선택비를 조절하여 - 산화막 식각율 보다 실리콘 기판의 식각율을 더 빠르게 하여 - 반사방지막과 실리콘 기판을 동시에 식각하도록 공정을 진행함으로 공정을 단순화시키고, 그로 인해 웨이퍼가 챔버와 챔버 사이에 옮겨질 때 생기는 파티클의 발생을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치의 제조방법은 먼저 기판(20)에 일정한 트랜치 영역을 형성하고, 그 영역에 절연막을 매립시켜 STI 형태의 소자분리막(21)을 형성한다. 이 때 소자분리막은 HDP(High Density Plasma)를 이용한 산화막으로 형성한다.
이어서 기판 전체에 반사방지막(22)과 감광막(23)을 적층한다.
이어서 산화막을 패터닝하기 위한 챔버(chamber)에서, 모스트랜지스터의 소스영역, 즉 스토리지 노드 콘택플러그와 접속될 활성영역이 형성된 영역의 반사방지막(22)과 감광막(23)을 선택적으로 제거하여 패터닝한다.
이어서 같은 챔버에서 스토리지 노드 콘택플러그가 접속될 기판영역의 리세스 공정을 진행한다. 종래에는 산화막을 패터닝하기 위한 챔버(chamber)에서 기판을 리세스시키면 HDP 산화막이 과식각되는 것 때문에 챔버를 바꾸어서 기판 리세스 공정을 진행하였다.
이렇게 기판영역(A)을 리세스시키는 이유는 반도체 메모리 장치가 고접적화 되면서 좁아진 디자인 룰에 의해 채널길이가 짧아지게 되는데, 이로 인해 리프레쉬 타임이 감소되는 등의 나타내는 여러 문제점을 해결하기 위해 채널길이를 인위적으로 증가시켜 주기 위한 것이다.
그러나 본 실시예에 따른 반도체 장치의 제조방법은 같은 챔버에서 리세스 공정을 진행하되, 소자 분리막으로 사용된 HDP 산화막이 최대한 식각되지 않도록 공정 조건을 설정한다.
이 때 식각된 소자분리막이 기판의 활성영역보다 높게 형성하여, 후속 세정공정에서 소자분리막이 일정부분 손실되더라도 리세스된 기판의 활성영역과 같은 높이를 유지하도록 한다.
산화막을 패터닝하기 위한 챔버(chamber)에서의 공정을 자세히 살펴보면, RF 플라즈마 장비를 이용하여 반사방지막을 패터닝한다.
이어서 기판이 리세스되는 식각율을 HDP 산화막이 식각되는 것보다 빠르게 설정하여 기판이 리세스되는 공정에 HDP 산화막이 과식각되는 것을 방지한다.
기판을 리세스시키는 공정조건은 아래의 표1과 같다.
| 공정조건 | 식각율(Å/sec) | ||
| 산화막 | 실리콘기판 | 반사방지막 | |
| 80mT/300W/70CF4/10CHF3/15O2 | 10 | 14 | 18 |
표1에 도시된 조건대로 공정을 진행하게 되면, 각 층별 식각율에서 볼 수 있는 것처럼 실리콘 기판의 식각율을 소자분리막으로 사용된 HDP산화막의 식각율보다 상대적으로 느리게 하면 소자분리막의 손실을 방지할 수 있는 것이다.
표1의 공정조건은 실리콘 식각가스인 CF4/CHF3의 불소기를 이용하면서 산소의 첨가를 통해 산화막과 실리콘 기판의 리세스 비율을 조절하는 것이다.
HDP 산화막으로 된 소자분리막과 실리콘 기판간의 식각율은 1: 1.5 ~ 1: 2.5로 유지하도록 한다. 또한, CF4/CHF3은 전술한 바와 같이 7:1로 하는 것이 바람직하나 2:1 ~ 10:1 의 비율로 혼합하면 되고, 산소가스는 5 ~ 30sccm의 유량으로 첨가한다.
또한, RF 플라즈마 파워와 챔버의 압력은 표1과 같이 하는 것이 바람직하나, RF 플라즈마 파워는 200 ~ 700W의 범위로 파워를 사용하고, 챔버의 압력은 25 ~ 350mT의 범위로 범위로 사용하면 된다.
CF4/CHF3의 불소기를 이온은 산화막의 실리콘과 실리콘 기판내의 실리콘과 반응하여 SixFy의 휘발성으로 식각된다.
통상 SiO2 보다 Si-Si는 단단한 격자 결합으로 SiO2 가 Si-Si보다 빨리 식각되게 되지만, 본 실시예에 따른 반도체 장치의 제조방법은 리세스 공정시 산소가스를 적정량 혼합시킴으로서 SiO2 와 불소기의 반응을 방지하여 소자분리막의 식각율을 저하시키는 것이다.
즉, 산소 가스의 유량이 증가할수록 실리콘 식각율은 유지되지만 산화막계열의 소자분리막의 식각율은 저하되는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 2개의 챔버에서 진행하던 스토린지 노드 콘택플러그가 접속될 기판영역을 리세스시키는 공정을 하나의 챔버에서 진행할 수 있게 되어, 공정단계가 크게 줄어들게 되어 반도체 장치의 제조공정상의 비용과 시간을 줄일 수 있다.
Claims (5)
- 기판상에 산화막계열의 소자분리막을 형성하는 단계;상기 기판 전면에 반사방지막과 감광막을 적층하여 형성하는 단계;모스트랜지스터의 활성영역이 형성될 기판 영역이 노출되도록, 상기 반사방지막과 감광막을 패터닝하는 단계; 및상기 반사방지막과 감광막을 패터닝한 챔버에서, 노출된 상기 모스트랜지스터의 활성영역이 형성될 기판 영역을 CF4/CHF3 가스로 소정 두께만큼 리세스시키는 단계를 구비하며, 상기 리세스 공정시 상기 패터닝된 반사장지막 및 감광막에 의해 노출된 소자분리막이 식각되지 않도록 산소가스를 포함하여 리세스 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 리세스 공정에서상기 실리콘 기판이 리세스되는 비율과 소자분리막이 식각되는 비율은 1:1.5 ~ 1:2.5로 유지시키는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 리세스 공정에서CF4/CHF3 가스의 비율은 2:1 ~ 10:1 로 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 리세스 공정은200 ~ 700 W 범위의 플라즈마 파워를 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서,상기 리세스 공정에서의 챔버 압력은 25 ~ 350mT의 범위로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114172A KR100733429B1 (ko) | 2004-12-28 | 2004-12-28 | 반도체 장치의 제조방법 |
| JP2005357739A JP2006191020A (ja) | 2004-12-28 | 2005-12-12 | 半導体装置の製造方法 |
| TW094144181A TWI271818B (en) | 2004-12-28 | 2005-12-14 | Method for fabricating semiconductor device |
| US11/311,985 US7790620B2 (en) | 2004-12-28 | 2005-12-20 | Method for fabricating semiconductor device |
| CNB2005100974480A CN100444337C (zh) | 2004-12-28 | 2005-12-28 | 用于制造半导体装置的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114172A KR100733429B1 (ko) | 2004-12-28 | 2004-12-28 | 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060075392A KR20060075392A (ko) | 2006-07-04 |
| KR100733429B1 true KR100733429B1 (ko) | 2007-06-29 |
Family
ID=36612307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040114172A KR100733429B1 (ko) | 2004-12-28 | 2004-12-28 | 반도체 장치의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7790620B2 (ko) |
| JP (1) | JP2006191020A (ko) |
| KR (1) | KR100733429B1 (ko) |
| CN (1) | CN100444337C (ko) |
| TW (1) | TWI271818B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102482061B1 (ko) | 2016-12-16 | 2022-12-27 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
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| US6194285B1 (en) * | 1999-10-04 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Formation of shallow trench isolation (STI) |
| JP3538108B2 (ja) * | 2000-03-14 | 2004-06-14 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
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- 2004-12-28 KR KR1020040114172A patent/KR100733429B1/ko not_active IP Right Cessation
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- 2005-12-12 JP JP2005357739A patent/JP2006191020A/ja active Pending
- 2005-12-14 TW TW094144181A patent/TWI271818B/zh not_active IP Right Cessation
- 2005-12-20 US US11/311,985 patent/US7790620B2/en not_active Expired - Fee Related
- 2005-12-28 CN CNB2005100974480A patent/CN100444337C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI271818B (en) | 2007-01-21 |
| KR20060075392A (ko) | 2006-07-04 |
| CN1822335A (zh) | 2006-08-23 |
| US20060141797A1 (en) | 2006-06-29 |
| TW200623315A (en) | 2006-07-01 |
| CN100444337C (zh) | 2008-12-17 |
| JP2006191020A (ja) | 2006-07-20 |
| US7790620B2 (en) | 2010-09-07 |
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