KR20070000774A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 비트라인 패턴의 선폭을 증가시켜, 금속 배선 콘택 플러그와 정확히 얼라인되는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 반도체 기판 상에 피식각층, 하드마스크 질화막 및 반사방지막을 순차적으로 증착하는 단계, 상기 반사방지막 및 하드마스크 질화막을 선택적 식각하되, 폴리머가 발생되는 가스를 이용하여, 상기 폴리머로 인하여 상기 하드마스크 질화막 하부의 선폭이 증가되도록 하는 단계 및 상기 선폭이 증가된 하드마스크 질화막을 식각 장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
하드마스크 질화막, 폴리머, 선폭, 반사반지막, 식각 마진
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 반도체 기판 202 : 하부층
203 : 베리어 메탈층 204 : 텅스텐막
205 : 하드마스크 질화막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.
반도체 소자가 점점 소형화, 고집적화되고 그 크기도 점점 작아지는 추세에 따라, 디램(DRAM)의 경우도 특히 셀 트랜지스터내의 채널 길이(Channel Length)및 콘택 사이즈가 함께 감소하고 있다. 상기 채널 길이의 감소로 내압 설계 마진(Margin)이 감소하여 플러그 농도를 높게 가지 못하는 한계가 나타나고, 콘택 사이즈의 감소로 실제적인 콘택 면적도 감소하게 되며, 이것은 콘택 저항(Contact Resistance)의 증가의 원인이 된다. 또한, 상술과 같은 이유로 동작 전류(Drive Current)가 감소하는 현상이 나타나고 있으며, 이로 인해 반도체 소자의 TWR 불량 및 리프레쉬(refresh) 특성 저하와 같은 소자 열화(Degradation) 현상이 나타나고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
종래 기술에 따른 반도체 소자의 제조 공정은 우선, 도 1a에 도시된 바와 같이, 반도체 기판(101) 상에 소정의 하부층(102)을 형성한다.
이때, 상기 하부층(102)의 형성 공정은 하기와 같다.
우선, 셀지역 및 주변회로 지역으로 구분되는 반도체 기판 상에 소자분리막을 형성하여 활성영역을 정의하고, 상기 기판 상에 게이트 절연막을 성장시킨다.
이어서, 게이트 절연막이 형성된 기판 상에 게이트 전도막 및 하드마스크 질화막을 증착하고, 게이트 마스크 패턴을 사용한 사진 및 식각 공정을 통해 게이트 전극을 형성한다.
이어서, 상기 게이트 전극의 양측에 노출된 기판에 LDD(Lightly Doped Drain) 이온주입을 실시하고, 게이트 전극의 양측벽에 질화막 스페이서를 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시한다.
이어서, 상기 기판 상에 층간절연막을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 상기 기판 상에 폴리실리콘막을 증착하고, 화학적기계적 연마(Chemical Mechanical Polishing) 공정을 통해 하드마스크 질화막이 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택을 형성한다.
이어서, 상기 기판 상에 제1 층간절연막을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성하여 상기 하부층(102)을 형성한다.
이어서, 상기 비트라인 콘택홀에 베리어 메탈층(103), 텅스텐막(104), 하드마스크 질화막(105), 식각 마진 확보를 위한 텅스텐 하드마스크(106) 및 반사방지막(107)을 순차적으로 증착한 후, 상기 반사방지막(107) 상에 포토레지스트 패턴(108)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 포토레지스트 패턴(108)을 식각 장벽으로 상기 반사방지막(107), 텅스텐 하드마스크(106) 및 하드마스크 질화막(105)을 순차적으로 식각한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 포토레지스트 패턴(108), 반사방 지막(107) 및 텅스텐 하드마스크(106)을 제거한 후, 상기 하드마스크 질화막(105)을 식각 장벽으로 상기 텅스텐막(104)과 베리어 메탈층(103)을 식각하여 비트라인 패턴을 형성한다.
그런데, 종래에는 상기 비트라인 패턴을 형성할 때, 식각 마진을 확보하기 위하여 텅스텐 하드마스크(106)를 형성함으로인해 공정수가 증가된다.
또한, 종래와 같이 비트라인 패턴을 형성하게 되면, 상기 비트라인 패턴의 유효 선폭을 얻기 힘들어서 주변회로 지역의 후속 금속 배선 콘택홀 형성시, 상기 금속 배선 콘택홀이 상기 비트라인 패턴 상부와 정확히 얼라인 되지 못하여 상기 비트라인 패턴과 인접한 영역에 어택을 가하게 되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 패턴의 선폭을 증가시켜, 금속 배선 콘택 플러그와 정확히 얼라인되는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 피식각층, 하드마스크 질화막 및 반사방지막을 순차적으로 증착하는 단계, 상기 반사방지막 및 하드마스크 질화막을 선택적 식각하되, 폴리머가 발생되는 가스를 이용하여, 상기 폴리머로 인하여 상기 하드마스크 질화막 하부의 선폭이 증가되도록 하는 단계 및 상기 선폭이 증가된 하드마스크 질화막을 식각 장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
본 발명에 따른 반도체 소자의 제조 공정은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(201) 상에 소정의 하부층(202)을 형성한다.
이때, 상기 하부층(202)의 형성 공정은 하기와 같다.
우선, 셀지역 및 주변회로 지역으로 구분되는 반도체 기판 상에 소자분리막을 형성하여 활성영역을 정의하고, 상기 기판 상에 게이트 절연막을 성장시킨다.
이어서, 게이트 절연막이 형성된 기판 상에 게이트 전도막 및 하드마스크 질화막을 증착하고, 게이트 마스크 패턴을 사용한 사진 및 식각 공정을 통해 게이트 전극을 형성한다.
이어서, 상기 게이트 전극의 양측에 노출된 기판에 LDD(Lightly Doped Drain) 이온주입을 실시하고, 게이트 전극의 양측벽에 질화막 스페이서를 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번 씩 실시한다.
이어서, 상기 기판 상에 층간절연막을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 상기 기판 상에 폴리실리콘막을 증착하고, 화학적기계적 연마(Chemical Mechanical Polishing) 공정을 통해 하드마스크 질화막이 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택을 형성한다.
이어서, 상기 기판 상에 제1 층간절연막을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성하여 상기 하부층(202)을 형성한다.
이어서, 상기 비트라인 콘택홀에 피식각층으로써, 베리어 메탈층(203), 텅스텐막(204)을 증착한다.
이어서, 상기 텅스텐막(204) 상에 하드마스크 질화막(205) 및 반사방지막(206)을 순차적으로 증착한 후, 상기 반사방지막(206) 상에 포토레지스트 패턴(207)을 형성한다.
다음으로 도 2b에 도시된 바와 같이, 상기 포토레지스트 패턴(207)을 식각 장벽으로 상기 반사방지막(206) 및 하드마스크 질화막(205)을 순차적으로 식각한다.
상기 반사방지막(206)의 식각은 N2, O2 및 CO 가스를 혼합한 가스인 것이 바람직하고, 상기 하드마스크 질화막(205)의 식각은 NxHy(여기서, x,y는 자연수) 또는 CxHy(여기서, x,y는 자연수) 또는 H2 가스에 CF4 또는 CHF3 가스를 혼합한 가스인 것이 바람직하다.
그리고, 상기 반사방지막(206) 및 하드마스크 질화막(205)의 선택적 식각은 100~150℃의 온도를 갖는 상부 전극, 30~50℃의 온도를 갖는 하부 전극의 공정 조건에서 수행하는 것이 바람직하다.
이때, 상기 반사방지막(206)과 하드마스크 질화막(205)은 식각 공정 수행시 폴리머가 다량으로 발생하고, 상기 폴리머가 식각 공정이 진행중인 상태에서 상기 반사방지막(206) 및 하드마스크 질화막(205)의 측벽에 흡착되어, 최종 상기 하드마스크 질화막(205)이 식각된 후의 상기 하드마스크 질화막(205)의 선폭은 상기 포토레지스트 패턴(207) 보다 넓게 형성된다.
하기의 표는 상기 셀 지역과 상기 주변회로 지역에서 상기 하드마스크 질화막(205)을 식각한 후, FICD(Final Inspectioin Critical Dimention) 및 DICD(Development Inspection Critical Dimention))를 나타낸 것이다.
(표 1)
| 1 | 2 | 3 | 4 | 5 | 평균 | BIAS | |||
| 본 발 명 | DICD | 셀 지역 | 0.100 | 0.101 | 0.100 | 0.94 | 0.98 | 0.099 | |
| 주변회로 지역 | 0.113 | 0.112 | 0.111 | 0.109 | 0.116 | 0.112 | |||
| FICD | 셀 지역 | 0.092 | 0.94 | 0.95 | 0.96 | 0.95 | 0.94 | -0.004 | |
| 주변회로 지역 | 0.141 | 0.143 | 0.140 | 0.143 | 0.145 | 0.142 | 0.030 | ||
| 종 래 | DICD | 셀 지역 | 0.080 | 0.083 | 0.078 | 0.077 | 0.078 | 0.079 | |
| 주변회리 지역 | 0.210 | 0.209 | 0.210 | 0.204 | 0.204 | 0.207 | |||
| FICD | 셀 지역 | 0.065 | 0.068 | 0.073 | 0.069 | 0.069 | 0.069 | -0.010 | |
| 주변회로 지역 | 0.195 | 0.193 | 0.199 | 0.191 | 0.191 | 0.194 | -0.014 |
이때, 바이어스(BIAS, FICD - DICD)를 보면 종래 기술에 따른 반도체 소자는 셀 지역이 -0.101이고, 주변회로 지역은 -0.014로써 선폭이 셀 지역 및 주변회로 지역 모두 감소한 것을 확인할 수 있다.
이에 반하여 본 발명에 따른 반도체 소자는 셀 지역은 -0.004로 감소되었으나, 주변회로 지역은 0.030으로 증가된 것을 확인할 수 있다.
상기와 같이 주변회로 지역의 비트 라인 선폭이 증가함으로써, 후석 금속 배선 콘택홀 형성시 미스얼라인 결함을 해결할 수 있다.
다음으로 도 2c에 도시된 바와 같이, 상기 포토레지스트 패턴(207) 및 반사방지막(206)을 제거한 후, 상기 하드마스크 질화막(205)을 식각 장벽으로 상기 피식각층인 텅스텐막(204)과 베리어 메탈층(203)을 식각하여 비트라인 패턴을 형성한다.
상술한 바와 같이 본 발명에서는 종래에 사용하던 텅스텐 하드마스크 공정을 스킵(Skip)하여 공정의 단순화를 꾀하며, 식각 공정시 발생하는 폴리머를 이용하여 비트라인 패턴의 선폭을 증가시킨다.
따라서, 후속 금속배선 콘택 플러그와 정확히 얼라인 되는 비트라인 패턴을 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 텅스텐 하드마스크 공정을 스킵하여 공정의 단순화를 꾀하며, 식각 공정시 발생하는 폴리머를 이용하여 비트라인 패턴의 선폭을 증가시킨다.
따라서, 상기 폴리머에 의해 식각 마진이 향상되며, 후속 금속배선 콘택 플러그와 정확히 얼라인 되는 비트라인 패턴을 얻을 수 있다.
Claims (7)
- 반도체 기판 상에 피식각층, 하드마스크 질화막 및 반사방지막을 순차적으로 증착하는 단계;상기 반사방지막 및 하드마스크 질화막을 선택적 식각하되, 폴리머가 발생되는 가스를 이용하여, 상기 폴리머로 인하여 상기 하드마스크 질화막 하부의 선폭이 증가되도록 하는 단계; 및상기 선폭이 증가된 하드마스크 질화막을 식각 장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 피식각층은 셀 지역의 제1 비트라인 및 주변회로 지역의 제2 비트라인인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 제1 비트라인과 상기 제2 비트라인은 상기 제1 비트라인의 선폭보다 상기 제2 비트라인의 선폭이 더 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 반사방지막의 식각은 N2, O2 및 CO 가스를 혼합한 가스로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 하드마스크 질화막의 식각은 NxHy 또는 CxHy 또는 H2 가스에 CF4 또는 CHF3 가스를 혼합한 가스로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 반사방지막 및 상기 하드마스크 질화막 식각시에 상기 폴리머의 생성을 웨이퍼 쪽으로 집중시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 반사방지막 및 하드마스크 질화막의 선택적 식각은 100~150℃의 온도를 갖는 상부 전극, 30~50℃의 온도를 갖는 하부 전극의 공정 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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