KR20040001275A - 샐리사이드 형성 공정을 포함하는 반도체 소자의 제조방법 - Google Patents

샐리사이드 형성 공정을 포함하는 반도체 소자의 제조방법 Download PDF

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Abstract

샐리사이드 형성 공정을 포함하는 반도체 소자의 제조방법에 대하여 개시한다. 본 발명은 게이트 전극 및 LDD 영역을 형성하고, 제1 스페이서를 게이트 전극의 측벽에 형성한 후에 샐리사이드 방지막을 형성하고 이를 선택적으로 식각하여 제2 스페이서를 만들고 샐리사이드가 형성될 부분만을 노출시킨다. 그 다음 소스/드레인을 형성하고 노출된 부분에만 샐리사이드를 형성하는 단계를 포함한다. 본 발명에 의하면 제1 스페이서 및 샐리사이드 방지막의 두께를 종전보다 얇게 형성하고 열처리 공정을 소스/드레인 영역의 형성 이전으로 이동함으로써 콘택의 형성을 위한 공간을 충분히 확보할 수 있고, 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.

Description

샐리사이드 형성 공정을 포함하는 반도체 소자의 제조방법{Manufacturing method of a semiconductor device comprising salicide forming process}
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히 LDD(Lightly DopedDrain) 구조를 가지면서 소스/드레인 영역 및/또는 게이트 전극 표면상에 샐리사이드(salicide : self-aligned silicide)막이 형성되어 있는 MOS형 트랜지스터를 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화로 디자인 룰(design rule)이 계속 작아지면서 게이트 전극의 폭 뿐만이 아니라 게이트 전극 사이의 간격도 점점 줄어들고 있다. 요구되는 특성을 보유하고 있는 반도체 소자를 제조하기 위해서는 게이트 전극이 적정한 폭을 가져야 하기 때문에, 상대적으로 게이트 전극간의 간격은 줄어들 수밖에 없다.
일반적으로 게이트 전극의 폭이 좁은 경우에는 고속 동장에 더 적합하다. 그러나, 이 폭이 좁아지면 단채널 효과(short channel effect)의 발생, 문턱 전압의 감소 등과 같은 문제가 발생할 수 있다. 또한, 게이트 전극과 연결되는 콘택의 접촉 면적이 좁아지기 때문에 콘택의 저항이 증가하는 문제가 생길 수 있다.
상기한 문제 중에서 단채널 효과의 발생을 억제하기 위해서 얕은 소스/드레인 영역(소스/드레인 영역은 기판에 주입된 이온이 포함되어 있는 부분으로서 LDD영역을 포함한다)을 형성하고, LDD 구조를 채용하는 방법이 널리 사용되고 있다. 또한, 소스/드레인 영역과 게이트 전극의 표면상에 실리사이드(silicide)막을 형성하여 소스/드레인 영역 및/또는 게이트 전극과 연결되는 콘택의 저항을 감소시키는 방법도 이용되고 있다.
실리사이드막을 자기 정렬 방법을 이용하여 형성하기 위해서 즉, 샐리사이드를 형성하기 위해서는 다른 부분에는 실리사이드가 형성되는 것을 방지할 수 있도록 샐리사이드 방지막(salicide blocking layer)을 증착해야 한다. 그런데, 게이트 전극 사이에 증착되는 샐리사이드 방지막은 디자인 룰의 축소와 함께 게이트 전극간의 간격을 더욱 축소시키는 원인이 되고 있다. 게이트 전극간의 간격이 축소되는 것은 콘택을 형성하기 위한 공간이 감소되는 것이므로, 콘택을 형성할 때에 보이드 등이 발생하여 소자의 불량을 야기하기가 쉽다.
도 1은 종래의 기술에 따라서 반도체 소자를 제조하는 방법을 설명하기 위하여 공정 순서를 개략적으로 도시한 흐름도이다. 먼저, 반도체 기판 상에 게이트 전극을 형성한 뒤에 저농도의 이온 예컨대 반도체 기판이 P형인 경우에는 N-이온을 주입하여 LDD 영역을 형성한다(S11). 그 다음으로 절연막을 증착한 후에 이를 선택적으로 식각하여 게이트 전극의 측벽에 제1 스페이서를 만든다(S12). 그리고, 고농도의 이온 예컨대 P형 반도체 기판인 경우에는 N+이온을 반도체 기판에 더 주입하여 소스/드레인 영역을 만든다(S13). 다음으로 필요한 부분에만 샐리사이드를 형성하기 위하여 전면에 샐리사이드 방지막을 증착한 후에(S14), 샐리사이드가 형성될 부분만이 노출되도록 샐리사이드 방지막을 선택적으로 식각하여 제1 스페이서의 측벽에 제2 스페이서를 만든다(S15). 그리고 나서 노출된 부분에만 샐리사이드를 형성(S16)하는 순서로 공정이 진행된다.
전술한 바와 같이 종래에는 제1 스페이서를 만든 다음에 소스/드레인 영역을 형성하기 위하여 고농도의 불순물 이온을 주입하는 이온 주입 공정이 진행되었다. 이는 소정의 채널 길이를 갖는 MOS 트랜지스터를 만들기 위하여 사용되어 온 방법으로서, 이 경우에 제1 스페이서의 두께는 약 600Å 정도가 되었다. 그러면, 채널길이는 게이트 전극의 폭에다 양 측벽에 있는 제1 스페이스의 두께인 약 1200Å을 더한 두께가 된다.
그런데 상기한 제1 스페이서의 두께에다가 이후에 샐리사이드 방지막으로 제2 스페이서를 더 형성하게 되면 게이트 전극간의 간격은 더욱 좁아진다. 제2 스페이서로 인하여 콘택을 형성하기 위한 공간이 더욱 좁아져서 콘택 물질의 매립이 어려울 뿐만이 아니라 콘택 내부에 보이드(void)가 형성되는 등의 문제가 발생한다. 또한 콘택의 단면이 작아지므로 콘택의 저항도 증가하게 된다.
그리고 종래의 공정에 따르면 소스/드레인 영역을 형성한 이후에 샐리사이드 방지막의 증착과 같은 열처리 공정이 진행된다. 이 경우, 열처리 공정 중에 소스/드레인 영역에 주입된 이온들은 많은 확산(diffusion)을 하게 되므로, 트랜지스터의 성능이 저하되는 문제도 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소정의 채널 길이를 유지하면서도 콘택이 형성되는 공간을 충분히 확보하여 용이하게 콘택의 형성이 가능하게 할 뿐만이 아니라 열처리 공정을 소스/드레인 영역의 형성 공정 이전으로 옮김으로써 트랜지스터의 특성이 저하되는 것을 방지할 수 있는 샐리사이드 형성 공정을 포함하는 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 제조방법의 공정 순서를 보여주기 위한 흐름도,
도 2는 본 발명의 반도체 소자의 제조방법의 공정 순서를 보여주기 위한 흐름도, 및
도 3a 내지 도 3d는 본 발명의 반도체 소자의 제조방법을 보여주기 위한 개략적인 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
12 : 게이트 전극14 : LDD 영역
16 : 제1 스페이서18 : 샐리사이드 방지막
18a : 제2 스페이서 20 : 제1 포토 레지스트막
14a 및 22 : 소스/드레인 영역24 : 샐리사이드
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판 상에 다수의 게이트 전극을 형성하고, 반도체 기판에 이온을 주입하여 LDD영역을 형성한 다음, 게이트 전극의 측벽에 제1 스페이서를 형성한다. 그 다음, 상기 결과물 상에 샐리사이드 방지막을 형성하고 샐리사이드 방지막 상에 제1 포토 레지스트막을 증착한 다음, 샐리사이드 형성 영역에 증착되어 있는 제1 포토 레지스트막을 제거하여 샐리사이드 방지막을 노출시킨다. 그리고 노출된 샐리사이드 방지막을 선택적으로 식각하여 제1 스페이서의 측벽에 제2 스페이서를 형성하고, 샐리사이드 미형성 영역에 증착되어 있는 제 1 포토 레지스트막을 제거한 다음, 반도체 기판에 이온을 주입하여 소스/드레인 영역을 형성한 후에 소스/드레인 영역이 형성되어 있는 반도체 기판 및/또는 게이트 전극 상에 샐리사이드막을 형성하는 단계를 포함한다.
그리고 상기한 소스/드레인 영역을 형성하는 단계 이후에는 상기 결과물의 전면에 제2 포토 레지스트막을 증착하고, 샐리사이드 미형성 영역에 증착되어 있는 제2 포토 레지스트막만을 제거한 이후에, 샐리사이드 미형성 영역의 소스/드레인 영역에 이온을 주입하여 더 깊은 소스/드레인 영역을 형성한 다음, 샐리사이드 형성 영역에 증착되어 있는 제2 포토 레지스트막을 제거하는 단계를 더 포함할 수 도 있다.
상기한 제1 스페이서의 두께는 약 200Å 내지 1000Å 범위 내일 수 있으며, 또한 상기한 제2 스페이서의 두께는 약 50Å 내지 500Å 범위 내일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 2 및 도 3a 내지 도 3d를 참조하여 본 발명의 바람직한 실시예를 기술하기로 한다.
먼저, 도 2 및 도 3a를 참조하면, 샐리사이드가 형성될 영역과 샐리사이드가 형성되지 않을 영역을 포함하는 반도체 기판(10)이 있다. 도면에서 샐리사이드 형성 영역과 미형성 영역은 본 발명의 이해를 위하여 임의로 구분한 것으로 실제 반도체 기판에서의 구분과는 다를 수 있다. 이 반도체 기판(10) 상에 게이트 산화막(미도시)을 도시한 다음, 게이트 전극을 형성하기 위하여 폴리 실리콘 등을 증착한다. 그리고 이를 포토리소그라피 및 식각 공정을 이용하여 게이트 전극(12) 패턴을 형성한다. 게이트 전극(12) 상에는 질화막 등의 하드 마스크막(미도시) 등이 더 형성되어 있을 수 있으며, 이 경우에는 하드 마스크막도 게이트 전극(12)과 함께 패터닝된다. 그 다음으로, 반도체 기판에 불순물 이온, 예컨대 P형 반도체 기판의 경우에는 N- 이온을 주입하여 도면에 도시된 바와 같이 LDD영역(14)을 만든다(S21).
도 2 및 도 3b를 참조하면, 상기 결과물의 전면에 제1 스페이서 즉, 게이트 스페이서 형성을 위하여 절연막(미도시)을 증착한다. 절연막으로는 실리콘질화막(SiN), SiON 또는 실리콘 산화막 등의 물질을 사용한다. 그리고 절연막의 두께는 200Å 내지 1000Å 범위 내로 형성하는 것이 바람직한데, 더욱 바람직하게는 400Å 정도의 두께가 되도록 한다. 이 두께는 종래의 두께에 비하여 약 200Å정도가 얇은 것으로 이렇게 얇게 증착하는 이유는 후술한다.
다음으로, 이 증착된 절연막을 에치 백(etch back) 등의 공정을 이용하여 선택적으로 식각하여 제1 스페이서(16)를 만든다(S22). 제1 스페이서(16)가 만들어지고 나면, 소스/드레인 영역의 형성을 위하여 이온 주입 공정을 실시하는 종래의 제조방법과는 달리 본 발명에서는 곧바로 샐리사이드 방지막(18)을 증착한다. 샐리사이드 방지막(18)은 실리콘 질화막이나 실리콘 산화막 등의 물질을 사용하여 형성하는데 이들은 기판 등이 실리사이드화 되는 것을 효과적으로 방지할 수 있는 물질이다. 그리고 샐리사이드 방지막(18)은 약 50Å 내지 500Å 범위 내의 두께로 증착하는데, 약 200Å정도가 되도록 증착하는 것이 바람직하다(S23).
도 2 및 도 3c를 참조하면, 상기 결과물의 전면에 포토 레지스트막을 증착한다. 다음으로, 포토 레지스트막에 대하여 소정의 패턴이 형성되어 있는 마스크를 이용하여 노광 및 현상 공정을 진행하여 샐리사이드가 형성되지 않을 영역에만 포토 레지스트막(20)이 남아 있도록 한다. 그러면, 샐리사이드가 형성되는 영역에는 샐리사이드 방지막(18)이 노출된다. 노출된 샐리사이드 방지막(18)에 대하여 실리사이드가 형성될 부분만을 선택적으로 식각하여 게이트 전극(12) 및/또는 LDD영역(14)이 형성되어 있는 폴리 실리콘 또는 실리콘 기판이 노출되도록 한다. 그 결과, 제1 스페이서(16)의 측벽에는 제2 스페이서(18a)가 만들어진다(S24). 만일, 게이트 전극(12) 상에 하드 마스크막이 더 증착되어 있었던 경우에는 게이트 전극(12) 상에 샐리사이드를 형성하기 위해서 이 하드 마스크막을 제거하는 공정이 추가적으로 더 필요할 수도 있다.
상기한 공정까지 진행하고 나면 게이트 전극의 측벽에 제1 및 제2 스페이서(16, 18a)가 만들어진다. 제1 스페이서(16)의 두께를 약 400Å으로 하고 제2 스페이서(18a)의 두께를 약 200Å으로 하는 경우에는 총 두께가 약 600Å정도로 종래의 제1 스페이서 하나만의 두께와 같아진다.
제2 스페이서(18a)를 형성하고 나면 실리사이드 미형성 영역에 남아 있는 포토 레지스트막(20)을 제거한다.
다음으로, 도 2 및 도 3d를 참조하면, 상기한 반도체 기판에 고농도의 이온 예컨대 P형 반도체 기판의 경우에는 N+이온을 주입하여 소스/드레인 영역(14a, 22)을 형성한다(S25). 여기에서의 이온 주입 공정은 샐리사이드 형성 영역과 샐리사이드 미형성 영역에서 같이 수행한다. 이렇게 하면, 게이트 전극(12)의 하부에 형성되는 채널의 길이는 종래와 마찬가지로 게이트 전극의 폭에다가 좌우로 약 600Å 정도 씩 약 1200Å 정도만 증가하기 때문에, 종래의 제조방법에 따라 제조된 반도체 소자와 마찬가지로 트랜지스터의 특성에는 변화가 없다. 오히려 샐리사이드 방지막(18)의 증착과 같은 열처리 공정이 소스/드레인 영역(22) 형성을 위한 이온 주입 공정 이전에 진행되기 때문에 주입된 이온의 확산으로 인하여 트랜지스터의 성능이 저하되는 것을 방지할 수 있는 장점이 있다.
도면에 도시하지는 않았지만, 필요한 경우에는 소스/드레인 영역(14a, 22)을형성하고 나서 샐리사이드 미형성 영역에만 소스/드레인 영역을 더 깊게 형성하기 위하여 이온 주입 공정을 추가로 더 실시할 수도 있다. 이는 보통 샐리사이드가 형성되지 않는 부분은 정전기 방전(Electro Static Discharge : ESD)으로부터 회로를 보호하는 목적으로 사용되기 때문에 소스/드레인 영역을 더 깊게 형성할 필요가 있기 때문이다. 이렇게 샐리사이드 미형성 영역에만 추가적인 이온을 주입하여 소스/드레인 영역을 더 깊게 형성하기 위해서는 포토리소그라피 및 식각 공정을 추가적으로 더 수행할 필요가 있다.
소스/드레인 영역(14a, 22)을 형성한 후에는 샐리사이드 형성 영역에만 실리사이드를 형성한다(S26). 본 실시예에서 실리사이드는 자기 정렬의 방법으로 형성하기 때문에 샐리사이드(24)라 통상적으로 칭한다. 샐리사이드(24)는 소스/드레인 영역(14a, 22)이 형성되어 있는 영역에만 형성될 수도 있고, 또한 게이트 전극(12)의 표면에도 함께 형성이 될 수도 있다. 샐리사이드(24) 형성 공정은 일반적으로 접촉 부분의 저항을 낮추어서 고속 동작이 가능하게 하거나 콘택의 표면적이 작아져서 저항이 증가하는 것을 방지하기 위하여 사용된다.
샐리사이드(24)를 형성한 다음에는 종래의 공정과 마찬가지로 층간 절연막을 증착하고, 이를 부분적으로 식각한 후에 도전 물질을 매립하여 콘택을 형성하는 공정이 계속적으로 진행된다. 본 발명에 의하면 제1 및 제2 스페이서의 두께(16, 18a)가 종래의 제1 스페이서만의 두께와 거의 비슷하기 때문에 콘택이 형성되는 곳의 공간이 종래의 기술에 의한 제조방법에서 보다 더 넓다. 따라서, 도전물질로 콘택을 매립하는 경우에도 종전과 비교하여 보이드 등이 발생하는 것과 같은 문제가생길 가능성이 현저히 줄어든다.
본 발명에 의하면, 제1 스페이서 및 제2 스페이서(샐리사이드 방지막)를 종래의 기술에 의한 방법보다 더 얇은 두께로 형성함으로써 콘택을 형성하기 위한 충분한 공간을 확보할 수가 있는 장점이 있다. 또한, 샐리사이드 방지막의 형성과 같은 열처리 공정을 소스/드레인 영역을 형성하기 이전에 수행하므로 열처리 중에 생기는 이온의 확산으로 인하여 트랜지스터의 성능이 저하될 염려도 없다.

Claims (4)

  1. 샐리사이드 형성 영역 및 샐리사이드 미형성 영역이 한정되어 있는 반도체 기판 상에 다수의 게이트 전극을 형성하는 단계;
    상기 반도체 기판에 이온을 주입하여 LDD영역을 형성하는 단계;
    상기 게이트 전극의 측벽에 제1 스페이서를 형성하는 단계;
    상기 반도체 기판, 스페이서 및 게이트 전극 상에 샐리사이드 방지막을 형성하는 단계;
    상기 샐리사이드 방지막 상에 제1 포토 레지스트막을 증착하는 단계;
    상기 샐리사이드 형성 영역에 증착되어 있는 상기 제1 포토 레지스트막을 제거하여 샐리사이드 방지막을 노출시키는 단계;
    상기 노출된 샐리사이드 방지막을 식각하여 상기 제1 스페이서의 측벽에 제2 스페이서를 형성하는 단계;
    샐리사이드 미형성 영역에 증착되어 있는 제 1 포토 레지스트막을 제거하는 단계;
    상기 반도체 기판에 이온을 주입하여 소스/드레인 영역을 형성하는 단계; 및
    상기 소스/드레인 영역이 형성되어 있는 반도체 기판 및/또는 상기 게이트 전극 상에 샐리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 소스/드레인 영역을 형성하는 단계이후에
    상기 결과물의 전면에 제2 포토 레지스트막을 증착하는 단계;
    상기 샐리사이드 미형성 영역에 증착되어 있는 상기 제2 포토 레지스트막을 제거하는 단계;
    상기 노출된 소스/드레인 영역에 이온을 주입하여 더 깊은 소스/드레인 영역을 형성하는 단계; 및
    상기 샐리사이드 형성 영역에 증착되어 있는 상기 제2 포토 레지스트막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 스페이서의 두께는 약 200Å 내지 1000Å 범위 내인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 제2 스페이서의 두께는 약 50Å 내지 500Å 범위 내인것을 특징으로 하는 반도체 소자의 제조방법.
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