KR19990061115A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 종래의 트랜지스터와 같은 폴리 1 채널 길이를 가지나 게이트 하부로 들어온 LDD 구조의 N- 드레인 영역과 게이트와의 겹쳐진 부위를 폴리 2 콘택 식각시 제거함에 의해 유효 채널길이를 길게 하여 줌으로써 트랜지스터의 펀치특성을 강화시켜 반도체 소자의 동작특성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리 1 의 하부영역으로 들어온 LDD 구조의 N- 드레인 영역과 게이트와의 겹쳐진 부위를 제거하여 유효 채널길이(effective channel lenghh)를 길게 하여 줌으로써 문턱전압(V_t)이 낮은 트랜지스터의 제조가 가능하도록 하여 반도체 소자의 동작특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 디램 소자의 고집적화로 인해 반도체 소자의 셀 크기도 점점 줄어들게 되어 폴리 2 콘택 형성시 콘택이 셀 트랜지스트의 게이트에서 점점 인접한 위치에 형성되고 있다.

도 1 은 종래의 기술에 따른 반도체 소자의 트랜지스터 구조에 있어서, 폴리 1 의 하부로 N- 드레인 역역이 겹쳐 있는 상태를 도시한 단면도이다.

상기 도면에 도시된 바와 같이, 특히 낮은 문턱전압이 요구되는 트랜지스터를 형성할 경우, LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 데, 이 경우 게이트(3)의 하부로 N^-드레인 영역이 들어와 게이트(5)와 겹쳐져서(overlap 되어) 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage Current; 이하 GIDL 이라 함)가 크게 나타나는 현상이 발생되고, 또한 트랜지스터의 유효 채널 길이의 길이가 짧아짐으로 트랜지스터의 펀치(punch) 특성이 나빠져 어느 한도 이상으로 V_t를 낮출 수 없어 반도체 소자의 제조공정 수율 및 신뢰성을 저하시키게 되는 문제점이 있다.

따라서 본 발명은 상기한 문제점을 해결하기 위하여 종래의 트랜지스터과 같은 폴리 1 채널 길이를 가지나 게이트 하부로 들어온 LDD 구조의 N- 드레인 영역과 게이트와의 겹쳐진 부위를 제거하여 유효 채널길이를 길게 하여 줌으로써 트랜지스터의 펀치특성을 강화시켜 반도체 소자의 동작특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

도 1 은 종래의 기술에 따른 반도체 소자의 트랜지스터 구조에 있어서, 폴리 1 의 하부로 N- 드레인 역역이 겹쳐 있는 상태를 도시한 단면도

도 2a 내지 도 2c 는 본 발명의 방법에 따른 반도체 소자의 트랜지스터 제조 공정단계를 도시한 단면도

도면의 주요부분에 대한 부호의 설명

1,11 : 반도체 기판 3,13 : 폴리1(게이트 전극)

5,15 : 폴리 1 스페이서 12 : 폴리 1 산화막

17 : 층간 절연막 및 평탄화막 19 : 폴리 2 마스크

20 : 폴리 2 콘택홀

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,

반도체 기판상에 소자분리 산화막, 폴리 1 산화막, 폴리 1 을 차례로 형성하는 단계와,

저농도 불순물 주입으로 소오스/드레인 영역을 형성하는 단계와,

전체구조 상부에 스페이서 절연막을 소정 두께로 증착한 후 식각하여 폴리 1 스페이서를 형성하는 단계와,

전체구조 상부에 층간 절연막 및 평탄화막을 형성한 후, 상기 제 평탄화막 상부에 폴리 2 콘택 마스크를 형성하는 단계와,

상기 폴리 2 콘택 마스크로 상기 평탄화막 및 층간 절연막을 식각하여 폴리 2 콘택홀을 형성하는 단계와,

전체구조 상부에 폴리 2 형성물질을 증착하는 단계와,

상기 폴리 2 증착물질을 전면 블랭킷 식각하여 제거하되, 상기 폴리 1 과 LDD 구조의 N- 드레인 영역이 겹치는 폴리 1 부위를 제거하는 단계를 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.

도 2a 내지 도 2c 는 본 발명의 방법에 따른 반도체 소자의 트랜지스터 제조 공정단계를 도시한 단면도이다.

도 2a 를 참조하면, 반도체 기판(11)상에 소자분리 산화막(미도시), 게이트 산화막(13), 폴리 1(게이트 전극)(14), 폴리 1 스페이서(15)을 차례로 형성한다.

이때 상기 폴리 1(14) 형성공정에서 상기 폴리 1(14) 의 CD 는 최종 원하는 트랜지스터의 길이보다 더 크게 형성한다.

다음, 전체구조 상부에 층간 절연막 및 평탄화 산화막(17)을 차례로 증착한 후, 그 상부에 포토레지스트를 도포한 후 패터닝함에 의해 폴리 2 마스크(19)를 형성한다.

이때 상기 평탄화막으로는 BPSG를 사용한다.

이후 상기 폴리 2 마스크(19)을 이용하여 하부 평탄화막과 층간 절연막(17) 및 폴리 1 스페이서(15)를 식각하여 폴리 2 콘택(20)을 형성한다.

도 2b 를 참조하면, 전체구조 상부에 폴리 2 형성물질(21)을 소정 두께로 증착한다.

도 2c 를 참조하면, 전면 블랭킷 식각으로 상기 폴리 2형성물질(21)을 식각한다.

이때 상기 폴리 2 형성물질을 식각할 시 과도식각이 되도록 하여 상기 폴리 1 (13)과 N- 영역이 겹치는 부위의 폴리 1 (13)을 제거한다.

이상 상술한 바와 같은 본 발명의 방법에 따라 종래의 트랜지스터과 같은 폴리 1 채널 길이를 가지나 게이트 하부로 들어온 LDD 구조의 N- 드레인 영역과 게이트와의 겹쳐진 부위를 제거하여 유효 채널길이를 길게 하여 줌으로써 트랜지스터의 펀치특성을 강화시켜 반도체 소자의 동작특성을 향상시킬 수 있다.

Claims (2)

1. 반도체 소자의 제조방법에 있어서,

   반도체 기판상에 소자분리 산화막, 폴리 1 산화막, 폴리 1 을 차례로 형성하는 단계와,

   저농도 불순물 주입으로 소오스/드레인 영역을 형성하는 단계와,

   전체구조 상부에 스페이서 절연막을 소정 두께로 증착한 후 식각하여 폴리 1 스페이서를 형성하는 단계와,

   전체구조 상부에 층간 절연막 및 평탄화막을 형성한 후, 상기 제 평탄화막 상부에 폴리 2 콘택 마스크를 형성하는 단계와,

   상기 폴리 2 콘택 마스크로 상기 평탄화막 및 층간 절연막을 식각하여 폴리 2 콘택홀을 형성하는 단계와,

   전체구조 상부에 폴리 2 형성물질을 증착하는 단계와,

   상기 폴리 2 증착물질을 전면 블랭킷 식각하여 제거하되, 상기 폴리 1 과 LDD 구조의 N- 드레인 영역이 겹치는 폴리 1 부위를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 폴리 2 콘택홀 형성시 폴리 1 스페이서의 일부가 남도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.