KR100295636B1 - 박막트랜지스터및그제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 이와같은 박막트랜지스터는 상부영역과 하부영역 사이에 측면을 가지는 기판과; 상기 기판의 상기 상부영역과 상기 하부영역상에 형성된 활성층(active layer)과; 상기 활성층상에 형성된 게이트절연막과; 상기 기판의 측면에 대응하는 게이트절연막상에 형성된 게이트전극과; 상기 게이트전극과 상기 기판의 하부영역 사이와 상기 게이트절연막상에 형성된 절연막과; 상기 상부영역과 하부영역의 기판과 대응되는 상기 활성층에 형성된 불순물영역으로 구성되고, 추가적인 마스크의 사용없이 불순물영역을 자기정렬공정으로 형성할 수 있고, 채널길이와 오프셋길이가 증착(deposition)되는 게이트전극과 절연막의 두께에 의해 조절되어짐으로써 안정된 오프셋전류를 얻을 수 있고, 이로 인해 소자의 신뢰성과 재현성이 향상되는 효과가 있다.

Description

박막트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR AND FABRICATING METHOD THEREOF}
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 자기정렬공정(self-aligned process)을 사용한 박막트랜지스터 및 그 제조방법에 관한 것이다.
종래, 박막트랜지스터에 있어서, 게이트전극에 문턱전압보다 큰 전압을 인가하고, 드레인전극에 인가하는 전압을 소오스전압보다 크게하면, 소오스영역내의 다수캐리어인 전자가 폴리실리콘층내에 형성된 채널영역을 지나 드레인영역으로 이동함으로써 구동전류가 흐르게 된다. 그러나, 게이트전극에 전압을 인가하여 채널이 형성될 때, 상기 폴리실리콘층 내부의 그레인바운더리에 의해 형성된 전위장벽에 의해 다수캐리어들의 이동도가 낮아짐에 따라 턴온시 구동전류가 감소하는 문제점이 있었다.
따라서, 누설전류를 감소시키기 위해 드레인영역쪽의 채널영역내에 저항이 낮은 오프셋영역을 구비하였다. 이러한 박막트랜지스터의 제조방법에 대해 도1a 내지 도1d를 참조하여 설명하면 다음과 같다
도 1a에 도시된 바와 같이, 절연기판(1)상에 화학기상증착공정으로 폴리실리콘을 증착하고, 이를 게이트마스크를 이용한 포토에칭공정으로 패터닝하여 게이트전극(2)을 형성한다.
이후 도 1b에 도시된 바와 같이, 상기 게이트전극(2)을 포함한 상기 절연기판(1)의전면에 절연물질을 증착하여 게이트절연막(3)을 형성하고, 상기 게이트절연막(3)상에 활성층(4)을 화학기상증착방법에 의해 형성한다.
이후 도 1c에 도시된 바와 같이, 상기 활성층(4)에 감광제(photoresist)를 도포하고, 이를 사진식각공정으로 패터닝함으로써 감광막패턴(5)을 형성한다. 상기 감광막패턴(5)은 상기 활성층(4)내에 채널영역 및 오프셋영역을 정의한다.
이후 도 1c 및 도 1d에 도시된 바와 같이, 노출된 상기 활성층(4)내에 p형 또는 n형의 불순물을 이온주입하여 불순물영역(6a)(6b)을 형성한 후 상기 감광막 패턴(5)을 제거함으로써 종래 박막트랜지스터가 완성된다. 상기 불순물영역(6a)(6b)은 모스(MOS) 트랜지스터의 소스/드레인(a)(d)을 각각 정의한다. 도 1d의 미설명부호 a는 소스를, b는 채널영역을, c는 오프셋영역을, d는 드레인을 각각 나타낸다.
상기한 바와 같은 종래 박막트랜지스터 및 그 제조방법은 채널영역과 오프셋영역의 길이를 정의하는 포토마스크공정은 정렬도(the degree of alignment)에 의존하는 오프전류를 큰 폭으로 변화시켜 소자의 신뢰성(reliability) 및 재현성(reproduction)을 저하시키는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 자기정렬공정으로 정렬도에 의존하는 오프전류를 안정시켜 소자의 동작특성을 향상시키게 한 박막 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 박막트랜지스터는 상부영역과 하부영역사이에 측면을 가지는 기판과; 상기 기판의 상기 상부영역과 상기 하부영역상에 형성된 활성층(active layer)과; 상기 활성층상에 형성된 게이트절연막과; 상기 기판의 측면에 대응하는 게이트절연막상에 형성된 게이트전극과; 상기 게이트전극과 상기 기판의 하부영역사이와 상기 게이트절연막상에 형성된 절연막과; 상기 상부영역과 하부영역의 기판과 대응되는 상기 활성층에 형성된 불순물영역으로 구성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판을 에칭하여 상부영역과 하부영역 사이에 측면을 가지도록 패터닝하는 공정과; 상기 기판상에 활성층을 형성하는 공정과; 상기 활성층상에 게이트절연막을 형성하는 공정과; 상기 기판의 하부영역과 상기 측면의 제 1 영역상에 절연막과, 상기 측면의 제 2 영역과 상기 절연막상에 게이트전극을 형성하는 공정과; 상기 기판의 상부영역과 하부영역에 각각 대응하는 상기 활성층상에 불순물영역을 형성하는 공정을 포함하여 이루어진 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 박막트랜지스터의 제조방법을 설명하기 위한 순차작인 종단면도.
도 2는 본 발명에 따른 박막트랜지스터의 종단면도.
도 3a 내지 도 3h 는 본 발명에 따른 박막트랜지스터의 제조방법을 설명하기 위한 순차적인 종단면도.
**도면의주요부분에대한부호설명**
10 : 반도체 기판 11 : 상부영역
12 : 하부영역 13 : 측면
20 : 활성층 30 : 게이트절연막
41 : 절연막 42 : 게이트전극
60a, 60b : 불순물영역
이하, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 대해 설명한다.
도 2는 본 발명에 따른 박막트랜지스터의 종단면도로서, 이에 도시된 바와 같이, 상부영역(11)과 하부영역(12)사이에 소정높이의 측면(13)을 가지는 기판(10)상에 활성층(20)이 형성되고, 상기 활성층(20)상에 게이트절연막(30)이 형성되고, 상기 기판(10)의 측면(13)에 대응되는 상기 게이트절연막(30)상에 게이트전극(42)이 형성되고, 상기 게이트전극(42)과 상기 기판(10)의 하부영역(12)사이와 상기 게이트절연막(30)상에 절연막(41)이 형성되고, 상기 상부영역(11)과 하부영역(12)의기판(10)과 대응되는 상기 활성층(20)에 불순물영역(60a)(60b)이 형성되고, 게다가, 상기 기판(10)의 상부영역(11), 하부영역(12), 그리고 측면(13)상에 절연막(미도시)이 더 형성된 것을 특징으로 한다.
상기 기판(10)은 절연성 물질이거나, 반도체 물질상에 형성된 절연막이고, 상기 활성층(20)은 반도체막이며, 상기 절연막(41)은 에스오지(SOG;Spin On Glass)이다. 또한, 상기 활성층(20)에 상기 게이트전극(42)과 상기 절연막(41)에 각각 대응되는 채널영역(b)과 오프셋영역(c)을 가진다.
도 3a 내지 도 3h 는 본 발명에 따른 박막트랜지스터의 제조방법을 설명하기 위한 순차적인 종단면도로서, 이를 상세히 설명하면 다음과 같다.
도 3a 에 도시된 바와 같이, 기판(10)의 일부 즉, 우측을 소정깊이로 에칭하여 에칭되지 않는 좌측의 상면인 상부영역(11)과 에칭된 우측의 상면인 하부영역(12)사이에 측면(13)을 가지도록 패터닝한다. 상기 기판(10)은 절연성물질로 이루어지거나, 반도체 물질상에 형성된 절연막으로 이루어진다. 게다가, 상기 기판(10)의 상부영역(11), 하부영역(12), 그리고 측면(13)상에 절연막(미도시)이 더 형성된다.
이후 도 3b 에 도시된 바와 같이, 상기 패턴된 기판(10)상에 활성층(20)을 화학기상증착방법에 의해 형성하고, 상기 활성층(20)상에 게이트절연막(30)을 형성한다. 상기 활성층(20)은 반도체막으로 형성되고, 상기 게이트절연막(30)은 상기 활성층(20)을 산화시켜 형성하거나, 화학기상증착방법으로 형성한다.
이후 도 3c 에 도시된 바와 같이, 상기 게이트절연막(30)을 포함한 상기 기판(10)상에 절연막(41)을 형성한다. 상기 절연막(41)은 에스오지(SOG : Spin On Glass)로형성된다.
이후 도 3d 에 도시된 바와 같이, 상기 절연막(41)을 에치(etchback)백하여 상기 기판(10)의 하부영역(12)의 상기 게이트절연막(30)상에 상기 절연막(41)을 잔류시킨다.
이후 도 3e 에 도시된 바와 같이, 상기 게이트절연막(30)과 상기 절연막(41)을 포함하는 상기 기판(10)상에 게이트전극용 도전막(42)을 형성한다. 상기 도전막(42)은 불순물이 도핑된 폴리실리콘을 사용한다. 상기 절연막(41)에 대응하는 상기 기판(10)의 측면(13)을 "제 1 영역"이라하고, 상기 도전막(42)에 대응하는 상기 기판(10)의 측면(13)을 "제 2 영역"이라 한다.
이후 도 3f 에 도시된 바와 같이, 상기 도전막(42)을 이방성식각하여 상기 기판(10)의 측면(13)에 대응하는 상기 게이트절연막(30)상에 도전성측벽의 게이트전극(42)을 형성한다.
이후 도 3g 에 도시된 바와 같이, 상기 도전성측벽의 게이트 전극(42)을 에칭마스크로 사용하여 상기 절연막(41)을 에칭한다.
이후 도 3h 에 도시된 바와 같이, 상기 게이트전극(42)과 상기 절연막(41)을 마스크로 사용하여 상기 기판(10)의 상부영역(11)과 하부영역(12)에 대응되는 상기 활성층(20)에 As, P 등을 이온주입하여 엔모스(NMOS) 트랜지스터의 불순물영역(60a)(60b)인 소스와 드레인을 정의하거나, B, BF3등을 이온주입하여 피모스(PMOS) 트랜지스터의 불순물영역(60a)(60b)인 소스/드레인을 정의함으로써 본 발명에 따른 박막트랜지스터의 제조방법이 완료된다. 도 3h 의 미설명부호 a는 소스를, b는 채널영역을, c는 오프셋영역을, d는 드레인을 각각 나타낸다.
상기한 바와 같은 본 발명에 따른 박막트랜지스터는 불순물영역을 자기정렬공정으로 형성할 수 있고, 채널영역과 오프셋영역의 길이가 증착되는 절연막 및 게이트전극의 두께에 의해 정의되어짐으로써 오프셋전류를 보다 안정되게 조절할 수 있으며, 이로 인해 소자의 신뢰성과 재현성이 향상되는 효과가 있다.

Claims (4)

  1. 상부영역(11)과 하부영역(12)사이에 소정높이의 측면(13)을 가지는 기판(10)과;
    상기 기판(10)의 상부영역(11)과 하부영역(12)상에 형성된 활성층(20)(active layer)과;
    상기 활성층(20)상에 형성된 게이트절연막(30)과;
    상기 기판(10)의 측면(13)에 대응되는 상기 게이트절연막(30)상에 형성된 게이트전극(42)과;
    상기 게이트전극(42)과 상기 기판(10)의 하부영역(12)사이와 상기 게이트절연막(30)상에 형성된 절연막(41)과;
    상기 상부영역(11)과 하부영역(12)의 기판(10)과 대응되는 상기 활성층(20)에 형성된 불순물영역(60a)(60b)으로 구성된 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서, 상기 활성층(20)에 상기 게이트전극(42)과 상기 절연막(41)에 각각 대응되는 채널영역과 오프셋영역을 가지게 구성된 것을 특징으로 하는 박막트랜지스터.
  3. 기판(10)의 일부를 소정깊이로 에칭하여 상부영역(11)과 하부영역(12)사이에 측면(13)을 가지도록 패터닝하는 공정과;
    상기 기판(10)상에 활성층(20)을 형성하는 공정과;
    상기 활성층(20)상에 게이트절연막(30)을 형성하는 공정과;
    상기 기판(10)의 하부영역(12)과 상기 측면(13)의 제 1 영역상에 절연막(41)과, 상기 측면(13)의 제 2 영역과 상기 절연막(41)상에 게이트전극(42)을 형성하는 공정과;
    상기 기판(10)의 상부영역(11)과 하부영역(12)에 각각 대응하는 상기 활성층(20)상에 불순물영역(60a)(60b)을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 3 항에 있어서, 상기 게이트전극(42)과 절연막(41)을 형성하는 공정은
    상기 기판(10)의 하부영역(12)상에 절연막(41)을 형성하는 공정과;
    상기 기판(10)의 상부영역(11), 상기 측면(13) 및 상기 절연막(41)상에 도전막(42)을 형성하는 공정과;
    상기 도전막(42)을 이방성식각하여 상기 기판(10)의 측면(13)상에 도전성측벽의 게이트 전극(42)을 형성하는 공정과;
    상기 도전성측벽의 게이트전극(42)을 에칭마스크로 상기 절연막(41)을 에칭하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
KR1019970070069A 1997-12-17 1997-12-17 박막트랜지스터및그제조방법 KR100295636B1 (ko)

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