KR960013945B1 - 에스오아이(soi)트랜지스터 구조 및 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도(a)-(f)는 종래의 SOI트랜지스터 공정단면도.
제2도(a)-(k)는 본 발명의 SOI트랜지스터 공정단면도.
제3도는 본 발명의 SOI트랜지스터 구조.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1도전형 반도체 기판 2 : 제1절연막
3 : 제1폴리실리콘 4 : 제2절연막
5 : 리세스영역 6 : 채널층
7 : 제3절연막 7a : 게이트 산화막
8 : 제2폴리실리콘 8a : 게이트 전극
9 : 측벽절연막 10,11 : 소오스/드레인 영역
12 : LDD영역 13 : 제4절연막
14 : 게이트 라인 15,16 : 소오스/드레인 전극.
본 발명은 SOI(Silicon on Insulator)구조의 트랜지스터에 관한 것으로, 특히, 소오스/드레인 전극과 기판을 분리시켜 형성하여 기생정전용량 및 드레인 정전용량을 감소시킴으로서 소자의 동작속도를 빠르게 하는데 적당하도록 한 SOI트랜지스터 구조 및 제조방법에 관한 것이다.
이하에서 첨부된 도면을 참조하여 종래의 SOI트랜지스터의 구조 및 제조방법을 설명하면 다음과 같다.
제1도(a)-(f)는 종래의 기술을 설명하기 위한 SOI트랜지스터 제조공정도 및 구조를 나타낸 것으로써, 제1도(a)와 같이 절연기판(사파이어)(21)상에 0.6μm∼1.0μm의 제1절연막(SiO2)(22)을 형성한후, 제1도전형 반도체층(23)을 형성한다.
이어 제1도(B)와 같이, 포토-에칭공정으로 제1도전형 반도체층(23)을 이방성 에치하여 식각된 면이 경사면을 갖는 제1도전형 반도체층(23)을 섬(island)를 형성한 후 제1도(C)(D)같이, 이온주입공정을 수행하여 채널영역(24)과 소오스/드레인 영역(25,26)을 형성한다.
그 다음 제1도(E)와 같이 노출된 전표면상에 제2절연막(SiO2)(27)를 형성한후, 포토-에칭공정을 수행하여 채널영역(24) 상측의 제2절연막(27)의 일정폭(채널영역보다 넓은 폭)을 일정깊이로 제거하여 패터닝한다.
이어 제1도(f)와 같이, 포토-에칭공정으로, 소오스/드레인 영역(25,26) 상측의 제2절연막(27)의 일정폭을 선택적으로 제거한후, 노출된 전표면에 금속을 증착하고, 포토-에칭공정을 수행하여 게이트 전극(28) 및 소오스/드레인 전극(29,30)을 형성한다.
단, 게이트 전극(28)을 폴리실리콘으로 형성하고, 소오스/드레인 전극(25,26)을 형성하고자 할 때는 게이트 전극(28)을 먼저 형성하고 소오스/드레인 전극(29,0)을 후에 형성한다.
이와같은 SOI트랜지스터는 절연물(Insulator)을 사파이어를 사용한 것으로, 절연물상에 실리콘을 형성하여 트랜지스터를 제조한 것이 특징으로서 모스패트(MOSfET)와 구조적인 차이점은 있으나, 동작상으로는 차이점이 없어, 소오스/드레인 사이의 전류의 흐름을 게이트 전극에 인가되는 전압으로 조절한다.
그러나 상기와 같은 종래의 SOI(Silicon on Insulator) 트랜지스터는 활성층이 부유되어 있으므로, 문턱 전압이나 기타 소자특성 조절이 어렵고, 공정상 산화막위에 실리콘층 형성시, 유전체를 증착하여 재결정화 할 경우 채널영역에서의 캐리어 이동도에 영향을 주며, SEG(Selective Epitaxial Growth)를 사용할 경우 공정이 복잡하고 시간이 오래 걸린다.
또한 절연물을 사파이어로 사용할 경우 가격이 비싸고, 계면이 불완전하여 누설전류가 발생하는 등의 문제점이 있다.
본 발명은 이와같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 실리콘 기판상에 SEG(Selective Epitaxy Growth)법으로 채널을 형성하고, 소오스/드레인을 폴리실리콘으로 형성시킨 SOI(Silicon on Insulator) 트랜지스터를 제조함에 그 목적이 있다.
이와같은 목적을 실현하기 위한 본 발명은 절연물 대신에 실리콘을 기판으로 사용하여 SEG법으로 활성층을 실리콘 기판상에 직접 형성시키고, 소오스 드레인 전극을 폴리실리콘으로 형성하되 채널과 직접 접하지 않게 형성함이 특징이다.
이하에서 이와같은 목적을 실현하기 위한 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도(a)-(k)는 본 발명의 SOI(Silicon on Insulator)트랜지스터의 공정단면도를 나타낸 것으로써, 먼저 제2도(a)와 같이 제1도전형 실리콘 기판(또는, 웰)(1)상에 1000Å 두께의 제1절연막(SiO2)(2)을 형성한 후, 제2도(B)와 같이 제절연막(2)상에 불순물 농도가 410×1017/cm-3인 제1도전형으로서 제1폴리실리콘(3)을 1000Å∼2000Å의 두께로 형성하고, 그위에 제2도(C)와 같이 제2절연막(SiO2)(4)을 1000Å의 두께로 형성한다.
이어, 제2도(D)와 같이, 포토에칭공정으로, 선택영역의 제2절연막(4), 제1도전형 폴리실리콘(3), 제1절연막(2)을 일정폭으로 제거하여 채널형성을 위한 리세스 영역(5)을 형성한다.
이어 제2도(E)와 같이, SEG(Seletive Epitaxial Growth)공정으로 리세스영역(5)에 제2도전형 반도체로 불순물 농도가 1.5×1015/cm-3인 두께 2000∼3000Å의 채널층(6)을 형성한후, 제2도(f)와 같이 제2절연막(4)을 제거한다.
그다음 제2도(G)와 같이 노출된 전표면에 게이트 산화막으로서 제3절연막(7)을 200Å의 두께로 형성한다. 단, 제2도(G)공정전 펀치 -드로우 이온주입이나, 문턱전압조절을 위한 이온주입공정을 실시할 수도 있다.
이어 제2도(H)와 같이, 제3절연막(7)상에 게이트 형성을 위한 물질로서 제2도전헝 반도체로서 불순물이 4.0×1020/cm-3농도로 포함된 제2폴리실리콘(8)을 2000Å의 두께로 형성한후, 제2도(I)와 같이 포토-에칭공정을 수행하여, 채널층(6)과 같은 폭을 갖는 게이트 전극(8a)을 채널층(6)과 일치되도록 형성하고, 제2도(J)와 같이 게이트 산화막(7a)을 형성한 다음 노출된 전표면에 저온산화막을 2000Å의 두께로 형성한후 에치-백하여 측벽절연막(9)을 형성한다.
이어 제2도(k)와 같이 소오스/드레인 형성을 위해 제1도전형 불순물을 게이트 전극(8a)과 측벽절연막(9)을 마스크로 하며 고농도의 제1도전형 불순물을 이온주입하여, 마스킹되지 않은 제1폴리실리콘(3)에 일정깊이를 갖는 고농도의 소오스/드레인 영역(10,11)을 형성한다.
이때, 소오스/드레인 영역(10,11)을 위한 이온주입공정에 의해 채널층(6)과 소오스/드레인 사이에 자동으로 저농도의 LDD영역(12)이 형성된다.
상기 (a)에서 (k)까지의 공정을 순서대로 진행한후 후속공정은 일반적인 트랜지스터 제조공정 순서에 따라 진행된다.
제3도는 제2도(a)-(k)공정후, 후속공정을 수행하여 제조된 SOI(Silicon on Insulator) 트랜지스터의 구조를 나타낸 것으로서 제1도전형 기판(1)상에 제1절연막(2), 제1폴리실리콘(3)이 차례로 형성되고, 상기 제1폴리실리콘(3) 및 제2절연막(2)의 선택영역이 제거된 영역에 제2도전형 반도체로서 활성층(6)이 형성된다.
상기 채널층(6)상에 채널층(6)보다 넓은 폭을 갖는 게이트 산화막(7a)이 형성되고, 게이트 산화막(7a)상에 채널층(6)과 같은 폭을 갖는 게이트 전극(8a)이 형성되고, 게이트 전극(8a)의 측면에는 측벽절연막(9)이 형성된다.
그리고, 제1폴리실리콘(3)에서, 게이트 산화막(7a) 양측의 노출된 영역은 제1도전형 폴리실리콘으로 소오스/드레인 영역(10,11)이 형성되고, 노출된 전표면은 제4절연막(13)이 형성되고, 게이트 전극(8a), 소오스/드레인 영역(10,11)의 상측 제4절연막(13)의 일정폭이 제거되어, 게이트 전극(8a)상에 게이트라인 금속(14)이 형성되고, 소오스/드레인 영역(10,11)상에 일정폭을 갖는 소오스/드레인 전극(15,16)이 형성된 구조를 갖는다.
상기와 같은 구조를 갖는 SOI형 트랜지스터는 반도체 메모리 소자나 애직(aSIC:주문형 반도체) 등의 소자에 적용 가능하다.
이와같은 본 발명에 의한 트랜지스터는 채널영역이 웰(well) 또는 반도체 기판과 연결되어 있어 제어가 용이하고, MOS (Metal Oxide Semicomductor)와 구조 및 동작 특성이 동일하므로 MOS 소자와 호환성이 있으며, 소오스/드레인 영역이 기판과 분리되어 있어 기생정전용량 및 드레인 정전용량이 작아 소자의 동작 속도가 향상된다.
또한 SEG(seletive epitaxy growth)에 의한 에피층 두께가 0.4∼0.8μm이내이므로 공정시간이 단축되고, 열전자를 방지하기 위한 LDD영역 형성공정이 생략되고, 소오스/드레인의 측면 확산없이 소자의 특성이 향상되는 효과가 있다.
Claims (4)
- 제1도전형 반도체 기판(1)상에 선택영역이 일정폭으로 패턴되어 형성되는 제1절연막(2)과, 상기 제2절연막(2)상에 똑같은 폭으로 패턴되어 형성되는 제1도전형 폴리실리콘(3)과, 상기 제1절연막(2), 제1도전형 폴리실리콘(3)이 패턴된 영역에 형성되는 제2도전형의 활성층(6)과, 상기 활성층(6)상에 활성층(6)보다 넓은 폭으로 형성되는 게이트 산화막(7a)과, 상기 게이트 산화막(7a)상에 게이트 산화막(7a)보다 좁은 폭으로 형성되는 게이트 전극(8a)과, 상기 게이트 전극(8a)의 측면과 게이트 산화막(7a)의 끝단에 걸쳐 형성되는 측벽절연막(9)과, 상기 게이트 산화막(9)의 양외측으로 제1도전형 폴리실리콘(3)내에 일정깊이로 제2도전형의 폴리실리콘으로 형성되는 소오스/드레인 영역(10,11)으로 이루어짐을 특징으로 하는 에스오아이(SOI) 트랜지스터의 구조.
- 제1도전형 반도체 기판(1)상에 제1절연막(2), 제1도전형 폴리실리콘(3), 제2절연막(4)을 차례로 형성하는 공정, 상기 공정후, 포토-에칭공정으로 채널영역 형성용 마스크를 만들기 위해 선택영역의 제2절연막(4), 제1도전형 폴리실리콘(3), 제1절연막(2)을 일정폭으로 패터닝하여 리세스 영역(5)을 형성하는 공정, 상기 리세스 영역(5)에 제1도전형 폴리실리콘(3)과 같은 높이로 제2도전형 폴리실리콘으로 활성층(6)을 형성하는 공정, 상기 제2절연막(4)을 제거한후, 노출된 전표면상에 제3절연막(7)가 제2도전형 폴리실리콘(8)을 차례로 형성하는 공정, 상기 공정후 포토-에칭공정으로 게이트 전극(8a)를 패터닝한후 전표면상에 제4절연막을 형성하고 애치-백하여 게이트 산화막(7a)과 측벽절연막(9)을 형성하는 공정, 상기 게이트 전극(8a), 측벽절연막(9)을 마스크로 하여 제1도전형 폴리실리콘(3)에 제2도전형의 폴리실리콘으로 일정깊이를 갖는 소오스 드레인 영역(10,11)을 형성함을 특징으로 하는 에스오아이(SOI) 트랜지스터 제조방법.
- 제2항에 있어서, 활성층(6)은 SEG(selective epitaxy grouth)법으로 형성함을 특징으로 하는 에스오아이(SOI)트랜지스터 제조방법.
- 제2항에 있어서, 소오스/드레인 영역(10,11) 형성에 의해 측벽절연막(9)과 같은 폭을 갖는 폴리실리콘LDD영역(12)을 형성함을 특징으로 하는 에스오아이(SOI) 트랜지스터 제조방법.
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