KR940002780B1 - 고전압용 트랜지스터의 구조 및 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 공정단면도.
제2도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : P/R
3 : 게이트 산화막 4 : 질화막
5 : SOG 6 : 필드산화막
7 : 폴리실리콘 8 : 절연막
9 : 메탈
본 발명은 고전압용 트랜지스터의 구조 및 제조방법에 관한 것으로 특히 트랜지스터의 레이아웃 면적을 줄이고 스텝커버리지를 개선시킬 수 있도록 한 것이다.
일반적으로 고전압에 적당한 트랜지스터를 형성하기 위하여는 필드산화막 아래에 저농도 P영역을 형성해야 함으로 레이아웃(Layout) 면적이 커지고 필드산화막과 게이트 산화막이 접촉되는 경계면에서의 게이트 산화막이 얇게 되는 문제가 있어 게이트 산화막의 파괴현상이 발생한다.
종래의 고전압용 트랜지스터 제조공정은 제1(a)도에 도시된 바와 같이 n형 실리콘 기판(11) 위에 게이트 산화막(12)을 형성하고 그 위에 질화막(13)을 형성하고, 저농도 소오스 및 드레인 영역이 될 질화막(13)을 제거한 후, 패너닝한 상태에서 P형 이온을 질화막(13)이 제거된 기판에 저농도로 주입한다.
그리고 (b)와 같이 열산화방법에 의해 필드산화막(14)을 형성하고 질화막(13)을 제거하며 (c)와 같이 폴리실리콘(15)을 증착한 후 사진 및 식각공정을 실시하여 게이트 전극을 형성한다.
이어서, (d)와 같이 게이트 전극 및 필드산화막(14)을 마스크로 이용하여 기판에 P형 이온을 고농도로 이온주입하여 트랜지스터의 소오스와 드레인 영역을 형성하고 전면에 절연막(16)을 형성한 후, 게이트 전극과 소오스 및 드레인 영역에 콘택을 형성하고 메탈(17)을 증착하고 패터닝하여 트랜지스터를 제조한다.
그러나, 상기와 같은 종래기술에 있어서는 소오스 및 드레인영역의 고농도 P형 불순물영과 저농도 P형 불순물영역을 수평구조로 형성하므로 레이아웃 면적이 커지고 게이트 산화막(12)이 얇아져 이 게이트 산화막(12)이 파괴되기 쉬운 결점이 있다.
본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로 소오스 및 드레인영역의 고농도 불순물영역과 저농도 불순물영역을 수직구조로 형성하여 레이아웃 면적을 최소화시키고 게이트 산화막 파괴를 방지하는데 그 목적이 있다.
이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제2도에 의하여 상세히 설명하면 다음과 같다.
먼저 (a)와 같이 n형 실리콘 기판(1)의 활성영역을 감광막(2)으로 정의하여 P형 불순이온을 주입한다.
이때 P형 이온을 저농도로 깊게 주입하고, P형 이온을 고농도로 얇게 주입하여 저농도 P형 영역과 고농도 P형 영역이 수직구조를 갖도록 한다.
그리고 (b)와 같이 채널영역(게이트 전극 형성영역)의 기판(1)은 P형 이온주입된 영역이 모두 제거되도록 선택적으로 식각하여 기판 전 표면에 게이트 산화공정을 실시하여 게이트 산화막(3)을 형성한다.
다음에 (d)와 같이 상기 게이트 산화막(3) 위에 질화막(4)을 형성하고 SOG(5)를 트랜치내에 가득차도록 평탄하게 형성한다.
그리고 (d)와 같이 SOG(5)를 에치백하여 트렌치 내부에 이 SOG(5)가 반정도만 남도록 한다.
또한, (e)와 같이 SOG(5)를 질화막 에칭을 위한 마스크로 사용하여 노출된 질화막(4)을 에칭한 후 SOG(5)를 제거한다.
그리고 (f)와 같이 남아 있는 질화막(4)을 마스크로 이용하여 열산화 공정으로 필드산화막(6)을 형성하고, 질화막(4)을 제거한다.
이때 질화막(4)에 의해 트렌치 내부에는 필드산화막이 성장되지 않는다.
이어서, (g)와 같이 트렌치내에 폴리실리콘(7)을 채운 다음 트렌치 영역을 제외한 나머지 부분의 폴리실리콘을 제거하여 게이트 전극을 형성한다.
다음에 전면에 절연막(8)을 형성하고 게이트 전극과 소오스 및 드레인 영역의 에칭하여 콘택을 오픈한 후 메탈(9)을 형성한다.
이상에서 설명한 바와 같은 본 발명은 소오스 및 드레인 영역을 위한 P+, P-이온주입 영역을 수직으로 구성함으로 레이아웃 면적을 축소시킬 수 있음은 물론 게이트 산화막 및 소오스 및 드레인 정션 파괴에 의한 불량을 줄일 수 있다.
또한, 게이트를 트렌치를 이용하여 형성시킴으로 효과적인 표면평탄화를 이룰 수 있으며 트렌치 측면의 게이트 산화막을 증가시켜 게이트 산화막의 파괴를 방지할 수 있다.
Claims (2)
- 트랜치가 형성된 제1도전형 반도체 기판과, 트렌치 양측 기판표면에 고농도 제2도전형과 저농도 제2도전형 영역이 수직구조로 형성되는 소오스 및 드레인영역과, 상기 트렌치 영역에 형성되는 게이트 전극과, 상기 소오스 및 드레인 영역과 게이트 전극 사이에 형성되는 필드산화막과, 상기 트렌치 영역의 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 포함하여 구성됨을 특징으로 하는 고전압용 트랜지스터 구조.
- 제1도전형 반도체 기판의 활성영역에 저농도 제2전형 불순물영역과 고농도 제2도전형 불순물영역을 수직구조로 형성하는 공정과, 상기 불순물영역의 중앙부위를 선택적으로 제거하여 트렌치를 형성하는 공정과, 상기 기판 전면에 게이트 산화막을 형성하고 게이트 산화막 위에 질화막을 형성하는 공정과, 트렌치 내부의 하측에만 남도록 질화막을 패터닝하고 패터닝된 질화막을 마스크로 이용하여 열산화공정으로 필드산화막을 형성하는 공정과, 질화막을 트렌치내에 채워지도록 폴리실리콘을 증착하고 에치백하여 트렌치내에 게이트 전극을 형성하는 공정을 포함하여 구성됨을 특징으로 하는 고전압용 트랜지스터 제조방법.
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| KR20030050995A (ko) * | 2001-12-20 | 2003-06-25 | 동부전자 주식회사 | 고집적 트랜지스터의 제조 방법 |
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