KR950011641B1 - 반도체 장치 제조방법 및 그 장치 - Google Patents

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Description

반도체 장치 제조방법 및 그 장치

제1a도~제1d도는 종래기술에 따른 트렌치 구조의 소자분리 공정을 나타낸 공정도.

제2a도~제2b도는 본 발명에 따른 DRAM의 평면도.

제3a도~제3f도는 본 발명의 제조 공정도로서 각각은 제2a도의 A-A' 라인을 따라 취해진 단면도.

제4a도~제4f도는 본 발명의 제조 공정도로서, 각각은 제2b도의 B-B' 라인을 따라 취해진 단면도이다.

본 발명은 반도체 장치 제조방법 및 그의 형성체에 관한 것으로, 특히 트렌치 구조의 소자분리영역과 트렌치 구조의 트랜지스터를 동시에 형성하는 제조공정 및 이에 따라 형성된 트렌치 구조의 트랜지스터에 관한 것이다.

또한 본 발명은 매트릭스 어레이로 배치되는 고밀도 반도체 기억장치의 제조에 관한 것이다.

반도체 장치 산업의 최근 기술동향은 고집적화를 위한 미세구조의 소자형성 내지는 소자분리영역의 축소에 있다. 소자분리는 통상적으로는 LOCOS 내지는 이의 개선된 방법을 사용하는 ALOCOS이지만 보다 더 효과적인 접근수단은 트렌치 구조에 의한 소자분리이다. 트렌치 구조의 소자분리에서는 그 폭을 0.6㎛ 정도로 또는 그 미만으로도 형성가능하기 때문에 고집적화에 유리한 것이다.

트렌치형 분리방식이란 반도체 기판내에 트렌치를 형성시킨 다음에 트렌치내에 다결정 실리콘층을 절연층으로서 매립함에 따라 소자를 분리하는 방식이다. 이와 같이 구성함으로써 소자의 분리영역이 축소되어 기생용량을 감소시킬 수 있게 된다.

제1a도~제1d도는 종래의 트렌치형 분리방식을 이용한 반도체 장치의 제조방법을 공정순으로 도시한 것으로서, 우선 실리콘 반도체 기판(51)의 표면을 산화시켜서 산화막(52)을 형성시킨 후 이 산화막(52)위에 실리콘 질화막(33)을 형성시키고, 이어서 이 실리콘 질화막(33) 위에 CVD(Chemical Vapor Depostition)법에 의거 실리콘 산화막(34)을 형성시킨다. 이 실리콘 산화막(34)은 실리콘 반도체 기판(51)을 에칭하는 경우의 마스크 재료로 되는바, 이 실리콘 산화막(34) 위에는 포토레지스트막(35)을 도포한다. 그후 포토레지스트막(35)에 빛을 쬐고 현상을 행함에 따라 불필요한 부분을 제거하여 패터닝을 행한다(제3a도 도시).

다음에 상기 포토레지스트막(35)을 엣칭용의 마스크로 하여 실리콘 산화막(34

)과 실리콘 질화막(33) 및 산화막(52)을 차례차례 선택적으로 엣칭한 다음 포토레지스트막(35)을 제거한다. 다음에 실리콘 산화막(34)을 엣칭용의 마스크로 해서 RIE(Rea

ctive Ion Etching)법을 이용한 이방성 엣칭기술로 실리콘 반도체 기판(51)을 선택적으로 엣칭함에 따라 트렌치(36)를 형성시킨다. 그후 마스크로서 이용한 실리콘 산화막

(34)을 제거하고, 트렌치(36)의 내주면에 실리콘 산화막(37)을 형성시킨 다음 트렌치(36)폭보다 ½배 정도 두꺼운 다결정 실리콘층(38)을 성장시킨다(제1b도 도시).

이어서 다결정 실리콘층(38)을 엣칭하고 실리콘 질화막(33)의 표면이 노출되는 시점에서 엣칭을 중지하므로써 트렌치(36)의 내부에만 다결정 실리콘층(38)을 잔존시킨다(제1c도 도시).

이어서 상기 실리콘 질화막(33)을 내산화 마스크로 하여 트렌치(36)의 내부에 잔존되어 있는 다결정 실리콘층(38)의 표면을 산화시켜서 두꺼운 두께의 피일드 산화막(39)을 형성시킨다. 그리고 질화막(33)을 제거하고 문턱 전압 제어를 위한 이온 주입을 실시하며, 희생산화 후 이를 제거하고 게이트 산화막(52)을 형성한다(제1d도 도시).

그 다음은 트랜지스터를 형성하기 위한 공정으로 게이트 라인(40)을 형성한 후, n(-) 이온 주입을 실시하고 화학 기상 증착법에 의한 산화막을 형성한 후에 에치 백하여 스페이서를 형성한다. 그리고 n(+) 소오스 드레인 접합을 형성하며 산화막(41)을 다시 형성한 후 매몰 접촉(buried contact)부(42)를 형성한다(제1e도 도시).

이와 같이 트렌치에 의한 소자분리영역이 64M급의 고집적 DRAM의 경우 주변회로와 메모리 셀 부에 적정 선택된 위치에서 미세폭을 갖고 형성된 후에 소자분리영역과 구분된 활성영역 즉, 소자형성영역에는 MOS 트랜지스터, 캐패시터 등의 반도체 소자를 형성시켜 메모리 셀등을 형성시킨다. 소자분리영역이 트렌치 구조가 아니라 하더라도 상기의 전반적인 공정수순은 일반적인 것이다.

본 발명에서는 종래의 일반적인 공정을 행하지 않고 소자분리와 능동소자의 동시 형성공정을 제공한다. 특히 고집적화 경향에 맞추어 이를 충족시키도록 트렌치 구조의 소자분리영역의 형성과 트렌치 구조의 MOS 트랜지스터를 형성하는 공정을 동일 공정하에서 각각 형성되도록 하여 좁은 영역을 점유하는 트렌치 구조체를 활용하므로써 언급한 고집적도를 실현하고 공정의 융통성을 제공한다. 더우기 소자 분리용의 트렌치의 소자 분리 기능을 강화시키도록 종래에 실시되지 않았던 이를테면 채널저지층의 불순물 농도 프로파일이 경사 접합구조를 갖게 하고 따라서 이웃한 트렌치 구조의 트랜지스터와의 접합부에서 접합 블렉다운(breakdown) 전압을 향상시키도록 한다.

그리고 트렌치 구조의 트랜지스터에 있어서 저농도 드레인 구조, 즉 LDD(lightl

y doped drain) 구조를 갖도록 트렌치 구조의 활용이 본 발명에서 제공되는데 상기 언급한 제사항은 본 발명의 목적에 해당한다.

이러한 본 발명의 목적을 실현하는 공정을 보면, 본 발명은 반도체 기판에 소자분리영역을 위한 트렌치와 트랜지스터 형성을 위한 트렌치를 형성하고, 이들 트렌치 바닥부에 이온주입을 행하여 각각 채널저지층과 문턱전압 조절을 위한 불순물층을 형성하는 단계; 기판표면과 트렌치 표면상에 산화막과 산화방지막을 형성하고 사진식각 공정을 거쳐 소자분리 영역의 트렌치에 확산계수가 큰 물질을 선택적으로 이온주입하고, 소자분리 트렌치의 하부의 산화방지막을 에칭한 뒤 상기 트렌치 하부에 필드 산화막을 형성하는 단계; 트랜지스터-트렌치의 내부를 오염이 없는 상태에서 게이트 산화막을 형성한 후 도전성 물질로 매립하고 저농도 불순물을 이온 주입하여 저농도 불순물 영역을 형성하고 상기 도전성 물질을 패턴닝하여 게이트 전극을 형성하는 단계; 고농도 불순물 전면으로부터 소정 깊이로 상기 저농도 불순물 영역에 이온주입하여 고농도 불순물 영역을 형성한 후 절연물질을 도포하여 에치백하므로써 소자분리-트렌치 내부를 매립하고 동시에 게이트 전극상에 스페이서 절연층을 형성하는 단계; 화학기상 성장법에 의한 고온 산화막을 형성한 후 매몰 접촉 영역을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 장치 제조방법이다.

또한 이와 같이 하여 형성된 본 발명의 트랜지스터는 반도체 기판의 활성영역 내에 형성된 트렌치 내주면상의 게이트 절연층과, 트렌치 내에 매립된 도전성 물질의 게이트 전극과, 게이트 절연층 벽의 외측하부에 수직방향으로 형성된 저농도 불순물층과 상기 저농도 불순물층 위에 형성된 고농도 불순물층으로 된 소오스/드레인 영역을 포함하여 형성된 LDD 구조의 MOS 트랜지스터인 것을 특징으로 하고 있다.

이와 같은 특징에 따른 본 발명의 장치는 고집적 반도체 기억장치의 메모리셀 형성시 특히 유용하게 적용될 수 있는 것이다.

이하 본 발명에 대해 첨부한 도면을 참조하여 보다 상세히 설명한다.

제2도는 본 발명에 따른 DRAM의 평면도이고, 제3도, 제4도는 본 발명의 제조공정도로서, 특히 제3도는 제2a도의 A-A' 라인을 따라 취해진 단면도이고, 제4도는 제2a도의 B-B' 라인을 따라 취해진 단면도이다.

고집적화의 경향에 따라 이를 충족시키기 위해서 본 발명은 트렌치 구조의 소자분리영역과 트렌치 구조의 트랜지스터를 포함하는 반도체 장치 제조공정을 제공한다.

소자분리영역간 정의된 활성영역상에는 트랜지스터와 이에 연결된 캐패시터로 된 메모리 셀이 한쌍으로 형성되어 이 메모리 셀이 매트릭스 어레이로 배치되므로써 반도체 기억장치를 이루는데 본 발명에서는 트렌치 구조를 갖는 소자분리영역과 트랜지스터가 동시에 형성되므로 고집적화를 이룰 수 있게 된다.

먼저 반도체 기판(1)상에는 약 300~2000Å정도 두께의 산화막(2)이 형성된다. 이때의 도시는 제3a도 및 제4a도에 나타나 있다.

제4b도와 같이 트렌치가 형성될 영역을 선택하기 위해서 기판전면에 포토레지스트층(3)을 도포하고 마스킹 및 에치로 트렌치가 형성될 영역을 정의한다. 트렌치는 통상 건식식각방법으로 형성될 수 있다. 그리고 문턱 전압 제어를 위한 이온주입(4)을 실시한다. 이때 형성된 트렌치들은 소자분리를 위한 것과 트랜지스터 형성을 위한 것으로 동시에 형성되는데 도면에서는 각각이 참조부호 'X'와 'Y'로 표시되었다. 이때 트렌치가 형성된 영역은 제2a도의 참조부호 '21'과 '22'이며, 제3b도는 이 공정을 거친 후의 A-A' 라인을 따라 취해진 단면도이고, 제4b도는 이 공정을 거친 후의 B-B' 라인을 따라 취해진 단면도를 나타낸 것이다. 그리고 본 예에서 트렌치의 깊이는 0.1~10㎛로 정도로 하고, 그 폭은 0.1~5㎛하여 형성하였다.

그후 포토레지스트(3)와 산화막(2)을 차례로 제거하고, 다시 산화막(5)을 형성한 뒤 질화막(6)을 형성하고, 제2a도의 '21';로 지시된 영역에만 포토레지스트를 제거한 패턴을 형성한다. 그리고 이 소자분리 영역(21)에 소자분리용 경사접합을 위한 이온주입(8)을 예를들어, 갈륨과 붕소로써, 불순물량과 에너지를 조절해가면서, 이온 주입할 수 있다. 이때 기판이 p형인 경우 Ga 이온은 120~200KeV의 조건으로 이온 주입후 그후 B 이온을 20~50KeV 조건으로 이온 주입하며, 각 단계의 이온주입 농도는 2×10¹²~5×10¹³atoms/cm³범위에서 선택된다. 또한 기판이 n형 또는 n형 웰인 경우는 2×10¹²~5×10¹³atoms/cm³농도의 As(또는 Sb)와 P를 40~100KeV로 각각 이온 주입하여 이때의 제2a도의 A-A' 라인과 B-B' 라인을 따라 취해진 단면도가 각각 제3c도 및 제4c도이다.

상기의 포토레지스트 패턴 상태에서 소자분리영역(제2a도의 '21')의 트렌치 바닥 부분의 질화막(6)과 산화막(5)을 차례로 식각한 후, 포토레지스트를 제거한 후 필드 산화막(9)을 성장시켜 트랜지스터의 게이트부분(제2a도의 '22')을 포함한 활성영역을 소자분리시켰다. 이때의 제2a도의 A-A' 라인과 B-B' 라인을 따라 취해진 단면도가 각각 제3d도와 제4d도이다.

그 다음은 상기의 질화막(6)과 산화막(5)을 차례로 식각한 뒤 실리콘 표면을 희생산화시킨 후 이 산화막을 제거한다. 그리고 게이트 산화막(11)을 상장시키며 게이트 전극용 도전성 물질(12)을 침적시키고 좌 및 우 방향의 n(-) 이온 주입에 의해 저농도 불순물 영역(10)을 형성한다. 이때 n(-) 이온주입은 인(P) 이온을 1×10¹²~5×10¹³atoms/cm³, 40~60KeV의 조건으로 주입하여, 이 과정을 거친 후의 제2a도의 A-A' 라인 B-B' 라인을 따라 취해진 단면도가 제3e도 및 제4e도이다.

그리고 게이트 라인(12)을 제외한 부분을 습식 식각을 거쳐 제거하며, n(+) 이온 주입에 의해 저농도 불순물 영역(10)에 소정 깊이로 고농도 소오스/드레인 영역(13)을 형성한다. 그후 화학 기상 성장법에 의한 고온 산화막을 전면을 형성하여 소자 분리-트렌치 내부를 메우고 에치 백 방식으로 식각하여, 게이트 라인 옆으로 스페이서(14)를 형성하고, 소자분리용 트렌치(15)를 형성하였다.

화학기상 성장법에 의한 고온 산화막(16)을 형성한 후, 사진 식각 공정으로 캐패시터의 스토리지 전극과의 연결을 위해 매몰 접촉 영역(17)을 제2b도의 '25' 위치에 형성한다. 한편, 제2b도의 참조부호 '26'은 직접 접촉(direct contact)을 가리키며, '27'은 비트라인 전극을 나타낸다.

이상과 같이 본 발명에 따르면 소자분리용 트렌치 및 트랜지스터용 트렌치가 동시에 진행되고, 소자분리용 트렌치 하부에 트랜지스터의 드레인과의 접합항복 전압을 높여주기 위하여 좁은 개구부를 통해서 확산계수가 적은 Ga 이온 주입을 실시하면 제4b도에서 이온주입된 붕소와 합쳐져 경사접합을 이루게 된다.

또한, 트랜지스터의 게이트 전극 부분을 인접한 게이트 전극과 소자분리를 위하여 필드 산화막을 형성시켜주며, 게이트 전극 라인을 형성한 후에는 게이트 절연막 중앙하부와 소오스/드레인과의 경사접합을 형성해 주기 위하여 n^-이온 주입을 적당한 에너지 범위에서 실시한다.

Claims (9)

1. 반도체 기판에 소자분리영역을 위한 트렌치와 트랜지스터 형성을 위한 트렌치를 형성하고, 이들 트렌치 바닥부에 이온주입을 행하여 각각 채널저지층과 문턱전압 조절을 위한 불순물층을 형성하는 단계; 기판 표면과 트렌치 표면상에 산화막과 산화방지막을 형성하고 사진식각 공정을 거쳐 소자분리 영역의 트렌치에 확산계수가 큰 물질을 선택적으로 이온주입하고, 소자분리 트렌치의 하부의 산화방지막을 에칭한 뒤 상기 트렌치 하부에 필드 산화막을 형성하는 단계; 트랜지스터-트렌치의 내부를 오염이 없는 상태에서 게이트 산화막을 형성한 후 도전성 물질로 매립하고 저농도 불순물을 이온 주입하여 저농도 불순물 영역을 형성하고 상기 도전성 물질을 패턴닝하여 게이트 전극을 형성하는 단계; 고농도 불순물을 전면으로부터 소정 깊이로 상기 저농도 불순물 영역에 이온주입하여 고농도 불순물 영역을 형성한 후 절연물질을 도포하여 에치백하므로써 소자분리-트렌치 내부를 매립하고 동시에 게이트 전극상에 스페이서 절연층을 형성하는 단계; 화학기상 성장법에 의한 고온 산화막을 형성한 후 매몰 접촉 영역을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 장치 제조방법.
2. 제1항에 있어서, 상기 채널저지층 및 문턱 전압 조절용 불순물층 형성 후, 소자분리-트렌치의 채널 저지층이 경사 접합 불순물 농도 분포의 구조를 갖도록 전면에 절연층 도포후 상기 소자분리-트렌치에 대해 이온 주입하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
3. 제2항에 있어서, 상기 소자분리-트렌치에 도포된 절연층으로 한정된 소개구 영역을 통한 불순물 이온 주입을 기판과 동일 도전형의 이온이 채널 지지층 보다 깊게 그리고 채널 저지층에 주입되도록 가속 에너지를 각각 달리하여 경사 접합 불순물 프로파일을 갖게 하는 2단계 이온 주입을 실시함을 특징으로 하는 반도체 장치 제조방법.
4. 제3항에 있어서, 상기 2단계 분리된 이온주입은 기판이 p형의 도전형인 경우 Ga와 B의 조합으로, 기판이 n형의 도전형인 경우 As(또는 Sb)와 p의 조합으로 이온주입됨을 특징으로 하는 반도체 장치 제조방법.
5. 제3항에 있어서, 상기 절연층은 열산화막, 질화막, 화학기상 성장 산화막인 것을 특징으로 하는 반도체 장치 제조방법.
6. 제1항에 있어서, 기판표면과 트렌치 표면상에 형성되는 산화막을 트랜지스터-트렌치에 있어서는 게이트 절연층이며 소자분리-트렌치에 대해서는 누설방지용 절연층으로 동시에 형성됨을 특징으로 하는 반도체 장치 제조방법.
7. 제1항에 있어서, 트랜지스터-트렌치의 내부에 매립되는 도전성 물질은 불순물 함유된 다결정 실리콘인 것을 특징으로 하는 반도체 장치 제조방법.
8. 제1항에 있어서, 상기 산화방지막은 질화막이며, 소자분리 영역 형성시 질화막을 이용하여 소자분리 트렌치의 하단부를 산화시켜 서로 인접한 게이트간을 분리하는 것을 특징으로 하는 반도체 장치 제조방법.
9. 반도체 기판의 활성영역 내에 형성된 트렌치 내주면상의 게이트 절연층과, 트렌치 내에 매립된 도전성 물질의 게이트 전극과, 게이트 절연층 벽의 외측하부에 수직방향으로 형성된 저농도 불순물층과 상기 저농도 불순물층 위에 형성된 고농도 불순물층으로 된 소오스/드레인 영역을 포함하여 형성된 LDD 구조의 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.