JPH0797625B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0797625B2 JPH0797625B2 JP61277032A JP27703286A JPH0797625B2 JP H0797625 B2 JPH0797625 B2 JP H0797625B2 JP 61277032 A JP61277032 A JP 61277032A JP 27703286 A JP27703286 A JP 27703286A JP H0797625 B2 JPH0797625 B2 JP H0797625B2
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- crystal silicon
- silicon layer
- insulating layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度化に適した微細なダイナミック形メモ
リセルの基本構造に関するものである。
リセルの基本構造に関するものである。
従来、半導体素子すなわちVLSIの高集積化への要求は主
として半導体素子の微細技術によって満たされてきた。
しかし近年、平面的な微細化には、ほぼ限界が見え始め
ており、リソグラフィー技術に突破（ブレークスルー）
を期待するだけではなく、半導体素子の構造上の工夫に
よって高密度化を押し進める動きが活発である。
として半導体素子の微細技術によって満たされてきた。
しかし近年、平面的な微細化には、ほぼ限界が見え始め
ており、リソグラフィー技術に突破（ブレークスルー）
を期待するだけではなく、半導体素子の構造上の工夫に
よって高密度化を押し進める動きが活発である。
第４図および第５図は、このような高集積化の旗手であ
るダイナミックRAMの基本セルとして言わばその究極の
姿として提案されたクロスポイントセルを示す平面図お
よび断面図であり、その中で、スイッチング用トランジ
スタとしてシリコン基板に掘りつけた穴の壁面をチャネ
ル領域として用いる縦形トランジスタが描かれている。
るダイナミックRAMの基本セルとして言わばその究極の
姿として提案されたクロスポイントセルを示す平面図お
よび断面図であり、その中で、スイッチング用トランジ
スタとしてシリコン基板に掘りつけた穴の壁面をチャネ
ル領域として用いる縦形トランジスタが描かれている。
なお、上記クロスポイントセルとしては、「シャー（A.
H.Shah）他，アイ・エス・エス・シー・シー（ISSCC）8
6 講演番号FAM19.5,1986年２月」に記載されたものが
ある。
H.Shah）他，アイ・エス・エス・シー・シー（ISSCC）8
6 講演番号FAM19.5,1986年２月」に記載されたものが
ある。
第４図および第５図において、１はドレインおよびビッ
ト線としてのn+拡散層、２はワード線としての多結晶シ
リコン、３は溝、４は分離酸化膜、５はスイッチングト
ランジスタのチャネル部、６はゲート酸化膜、７はソー
スとしての埋込みコンタクト、８は多結晶シリコン記憶
電極、９はキャパシタ酸化膜、10はゲート電極、11はp+
基板である。また、寸法W1＝2.6μm,W2＝3.4μｍであ
る。
ト線としてのn+拡散層、２はワード線としての多結晶シ
リコン、３は溝、４は分離酸化膜、５はスイッチングト
ランジスタのチャネル部、６はゲート酸化膜、７はソー
スとしての埋込みコンタクト、８は多結晶シリコン記憶
電極、９はキャパシタ酸化膜、10はゲート電極、11はp+
基板である。また、寸法W1＝2.6μm,W2＝3.4μｍであ
る。
次に、このように構成された半導体記憶装置の問題点を
抽出するためにその製造工程について説明する。第６図
（ａ）において、11は高濃度ｐ形基板、12は低濃度ｐ形
（100）エピタキシャル成長層、13はイオン注入による
高濃度ｎ形拡散層、14はフィールド分離酸化膜、15はリ
アクティブイオンエッチングによって掘られた溝、16は
厚さ15nmの薄いゲート酸化膜（SiO2）である。
抽出するためにその製造工程について説明する。第６図
（ａ）において、11は高濃度ｐ形基板、12は低濃度ｐ形
（100）エピタキシャル成長層、13はイオン注入による
高濃度ｎ形拡散層、14はフィールド分離酸化膜、15はリ
アクティブイオンエッチングによって掘られた溝、16は
厚さ15nmの薄いゲート酸化膜（SiO2）である。
第６図（ｂ）は、溝15がn+多結晶シリコン17で中途まで
埋め込まれたことを示す。この後、上部から酸化膜をエ
ッチングすると、多結晶シリコン17の表面より若干深く
エッチングされた隙間18が形成される。
埋め込まれたことを示す。この後、上部から酸化膜をエ
ッチングすると、多結晶シリコン17の表面より若干深く
エッチングされた隙間18が形成される。
次に第６図（ｃ）に示すように、上記隙間18を有する多
結晶シリコン17に薄い多結晶シリコンが堆積され、多結
晶シリコン17と壁との隙間18が埋まる。その他の領域に
付着した上記薄い多結晶シリコンは等方性エッチングで
除去される。
結晶シリコン17に薄い多結晶シリコンが堆積され、多結
晶シリコン17と壁との隙間18が埋まる。その他の領域に
付着した上記薄い多結晶シリコンは等方性エッチングで
除去される。
最後に、第６図（ｄ）に示すように、ゲート酸化膜19お
よびゲート電極20が形成されることにより、縦形MOSト
ランジスタと縦形キャパシタとの半導体記憶装置が形成
される。
よびゲート電極20が形成されることにより、縦形MOSト
ランジスタと縦形キャパシタとの半導体記憶装置が形成
される。
次に、上記半導体記憶装置の構造上および製造工程上の
問題点を説明する。上記半導体記憶装置においては、埋
め込まれた多結晶シリコン17の表面と主表面との差が縦
形MOSトランジスタのチャネル長となり、多結晶シリコ
ン17のエッチングをきわめて精密に制御しなければなら
ない。また、そのチャネル領域のドーピングは、エピタ
キシャル成長時の下層からのオートドーピングと後熱処
理時の下層からの拡散に著しく影響され、MOSトランジ
スタ特性の均一性，再現性に重大な影響を与えている。
問題点を説明する。上記半導体記憶装置においては、埋
め込まれた多結晶シリコン17の表面と主表面との差が縦
形MOSトランジスタのチャネル長となり、多結晶シリコ
ン17のエッチングをきわめて精密に制御しなければなら
ない。また、そのチャネル領域のドーピングは、エピタ
キシャル成長時の下層からのオートドーピングと後熱処
理時の下層からの拡散に著しく影響され、MOSトランジ
スタ特性の均一性，再現性に重大な影響を与えている。
さらに、面方位の異なる壁面をチャネル領域とするた
め、しきい値電圧の不均一の原因となっており、さらに
薄い多結晶シリコンを堆積し、n+多結晶シリコン17と壁
面を埋めた後、これをCF4でプラズマエッチングするた
め、チャネルとなる半導体面に結晶欠陥が発生し、トラ
ンジスタ特性全体が劣化されることになる。
め、しきい値電圧の不均一の原因となっており、さらに
薄い多結晶シリコンを堆積し、n+多結晶シリコン17と壁
面を埋めた後、これをCF4でプラズマエッチングするた
め、チャネルとなる半導体面に結晶欠陥が発生し、トラ
ンジスタ特性全体が劣化されることになる。
さらに、構造的に見て、この半導体記憶装置において更
に素子間隔を縮めると、一方のトランジスタからこのト
ランジスタに隣接する他方の記憶用のキャパシタへのチ
ャージングが生じることがあり、誤動作の原因となって
しまう。
に素子間隔を縮めると、一方のトランジスタからこのト
ランジスタに隣接する他方の記憶用のキャパシタへのチ
ャージングが生じることがあり、誤動作の原因となって
しまう。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、上記構造上および製造工程上の
問題がすべて解決された半導体記憶装置を提供すること
にある。
の目的とするところは、上記構造上および製造工程上の
問題がすべて解決された半導体記憶装置を提供すること
にある。
このような目的を達成するために本発明は、シリコン単
結晶基板の１主面上に形成された第１のシリコン単結晶
基板に第１の絶縁層を貫通して形成された穴部と、この
穴部の内壁面に形成されたキャパシタ用絶縁膜と、この
キャパシタ用絶縁膜が形成された穴部内に第１の絶縁層
に達する深さまで埋め込まれた第１の導電形物質と、第
１の絶縁層上に形成された第１の単結晶シリコン層と、
この第１の単結晶シリコン層に第１の不純物を高濃度に
ドーピングすることにより第１の絶縁層上および第１の
導電形物質上に形成されソース・ドレイン領域となる第
１の単結晶シリコン層の拡散領域と、第１の単結晶シリ
コン層上に形成された第２の絶縁層と、この第２の絶縁
層上に形成されソース・ドレイン領域となる低抵抗部
と、第２の絶縁層の壁面および低抵抗部の壁面に沿って
形成された第２の単結晶シリコン層と、低抵抗部上と第
２の単結晶シリコン層の壁面と拡散領域とに沿って形成
され第１の導電形物質上で穴部分を有するゲート絶縁膜
と、このゲート絶縁膜の穴部分に第１の導電形物質を埋
め込むことにより形成されたゲート電極とを有するよう
にしたものである。
結晶基板の１主面上に形成された第１のシリコン単結晶
基板に第１の絶縁層を貫通して形成された穴部と、この
穴部の内壁面に形成されたキャパシタ用絶縁膜と、この
キャパシタ用絶縁膜が形成された穴部内に第１の絶縁層
に達する深さまで埋め込まれた第１の導電形物質と、第
１の絶縁層上に形成された第１の単結晶シリコン層と、
この第１の単結晶シリコン層に第１の不純物を高濃度に
ドーピングすることにより第１の絶縁層上および第１の
導電形物質上に形成されソース・ドレイン領域となる第
１の単結晶シリコン層の拡散領域と、第１の単結晶シリ
コン層上に形成された第２の絶縁層と、この第２の絶縁
層上に形成されソース・ドレイン領域となる低抵抗部
と、第２の絶縁層の壁面および低抵抗部の壁面に沿って
形成された第２の単結晶シリコン層と、低抵抗部上と第
２の単結晶シリコン層の壁面と拡散領域とに沿って形成
され第１の導電形物質上で穴部分を有するゲート絶縁膜
と、このゲート絶縁膜の穴部分に第１の導電形物質を埋
め込むことにより形成されたゲート電極とを有するよう
にしたものである。
本発明においては、素子間隔を縮めても、一方のトラン
ジスタからこのトランジスタに隣接する他方の記憶用の
キャパシタへのチャージングが生じることはない。
ジスタからこのトランジスタに隣接する他方の記憶用の
キャパシタへのチャージングが生じることはない。
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図において、21は比較的高濃度のボロンをドー
プしたシリコン単結晶基板としてのp+シリコン（100）
基板、22は厚さ約3000Åの第１の絶縁層としてのSiO
2層、23はSiO2層22に設けられた厚さが約5000Åの第１
の単結晶シリコン層（SOI層）、24は砒素を高濃度にド
ープしてｎ形となった単結晶シリコン層23の拡散領域と
しての拡散層、25はほぼ垂直な壁面を有し厚さが１μｍ
の第２の絶縁層としてのSiO2層、26はシリコン基板21に
深く掘り込まれた直径約２μｍの穴の壁面に形成された
厚さ100ÅのSiO2膜であるキャパシタ用絶縁膜、27は燐
を高濃度にドープした第１導電形ｎの多結晶シリコン、
28は厚さ2000Åの単結晶シリコン層である。単結晶シリ
コン層28は、CVD法で堆積された多結晶シリコン層をSi
をイオン注入してアモルファス化し、さらに600℃程度
の低温アニールにより拡散領域24の結晶性をひろってSi
O2層25に沿って単結晶化させられたものである。
す。第１図において、21は比較的高濃度のボロンをドー
プしたシリコン単結晶基板としてのp+シリコン（100）
基板、22は厚さ約3000Åの第１の絶縁層としてのSiO
2層、23はSiO2層22に設けられた厚さが約5000Åの第１
の単結晶シリコン層（SOI層）、24は砒素を高濃度にド
ープしてｎ形となった単結晶シリコン層23の拡散領域と
しての拡散層、25はほぼ垂直な壁面を有し厚さが１μｍ
の第２の絶縁層としてのSiO2層、26はシリコン基板21に
深く掘り込まれた直径約２μｍの穴の壁面に形成された
厚さ100ÅのSiO2膜であるキャパシタ用絶縁膜、27は燐
を高濃度にドープした第１導電形ｎの多結晶シリコン、
28は厚さ2000Åの単結晶シリコン層である。単結晶シリ
コン層28は、CVD法で堆積された多結晶シリコン層をSi
をイオン注入してアモルファス化し、さらに600℃程度
の低温アニールにより拡散領域24の結晶性をひろってSi
O2層25に沿って単結晶化させられたものである。
また、29は単結晶シリコン層28に形成された厚み150Å
のゲート酸化膜、30は燐ドープのｎ形単結晶シリコンゲ
ート電極、31はゲート電極30をマスクに砒素イオン注入
で形成された低抵抗部としてのｎ形低抵抗領域、32は絶
縁層22上,25上の単結晶シリコン層23,低抵抗領域30を隣
りの素子と分離するために設けられたSiO2分離酸化膜で
ある。
のゲート酸化膜、30は燐ドープのｎ形単結晶シリコンゲ
ート電極、31はゲート電極30をマスクに砒素イオン注入
で形成された低抵抗部としてのｎ形低抵抗領域、32は絶
縁層22上,25上の単結晶シリコン層23,低抵抗領域30を隣
りの素子と分離するために設けられたSiO2分離酸化膜で
ある。
このような構造とすることによって、半導体記憶装置は
次のような特徴を有するようになる。
次のような特徴を有するようになる。
すなわち、スイッチングトランジスタ，記憶用キャパシ
タ共、シリコン基板21から完全に絶縁されており、放射
線等によるソフトエラーの発生が事実上抑えられる。そ
して、単一のメモリセルを割り当てられた面積一杯に配
置することができ、分離酸化膜32を微細加工の限界値で
設けるだけでよい。
タ共、シリコン基板21から完全に絶縁されており、放射
線等によるソフトエラーの発生が事実上抑えられる。そ
して、単一のメモリセルを割り当てられた面積一杯に配
置することができ、分離酸化膜32を微細加工の限界値で
設けるだけでよい。
また、この構造は、製造工程上で従来のものより格段の
再現性と均一性を与えられる利点がある。これを第３図
の製作フローを用いて説明する。まず、第３図（ａ）に
示すシリコン基板21は（100）を主面とし、ボロンを10
19/cm3程度ドープしたｐ形のものである。続いて薄い下
敷酸化膜41上でシリコン窒化膜を形成し、0.8μｍ□程
度のパターン42が残される。
再現性と均一性を与えられる利点がある。これを第３図
の製作フローを用いて説明する。まず、第３図（ａ）に
示すシリコン基板21は（100）を主面とし、ボロンを10
19/cm3程度ドープしたｐ形のものである。続いて薄い下
敷酸化膜41上でシリコン窒化膜を形成し、0.8μｍ□程
度のパターン42が残される。
これを酸化雰囲気に晒し、膜厚6000Å程度のSiO2層22を
形成する。このSiO2層22はシリコン窒化膜の除去その他
の工程でエッチングされ、膜厚3000Å程度に減少し、そ
の後、多結晶シリコン層43がCVD法で堆積させられる
（第３図（ｂ））。
形成する。このSiO2層22はシリコン窒化膜の除去その他
の工程でエッチングされ、膜厚3000Å程度に減少し、そ
の後、多結晶シリコン層43がCVD法で堆積させられる
（第３図（ｂ））。
次に、上記構造のウェハを基板温度450℃に保ち、100μ
ｍ程度に連続発振のアルゴンレーザ光44を10〜16Wのパ
ワーで走査しながら照射すると、多結晶シリコン層43は
溶融再結晶化され、特に開口部45近くは基板側へ熱が逃
げるため、この基板の結晶性をひろって開口部45から外
側へ結晶成長が生じる。この時、開口部45周辺100μｍ
程度が単結晶化するので、開口部45がこの距離より蜜に
配置されてあれば、SiO2層22上のシリコン層43はすべて
単結晶化して単結晶シリコン層23となる（第３図
（ｃ））。
ｍ程度に連続発振のアルゴンレーザ光44を10〜16Wのパ
ワーで走査しながら照射すると、多結晶シリコン層43は
溶融再結晶化され、特に開口部45近くは基板側へ熱が逃
げるため、この基板の結晶性をひろって開口部45から外
側へ結晶成長が生じる。この時、開口部45周辺100μｍ
程度が単結晶化するので、開口部45がこの距離より蜜に
配置されてあれば、SiO2層22上のシリコン層43はすべて
単結晶化して単結晶シリコン層23となる（第３図
（ｃ））。
次に、写真製版を行ない、選択的に開口部45周辺に砒素
を矢印46で示すようにイオン注入する（第３図
（ｄ））。
を矢印46で示すようにイオン注入する（第３図
（ｄ））。
次に、上記構造上にCVDによって0.8μｍのSiO2層25を堆
積させ、その上部でこの工程に続く深いトレンチエッチ
ングに耐えるマスクパターニング47が行なわれる（第３
図（ｅ））。
積させ、その上部でこの工程に続く深いトレンチエッチ
ングに耐えるマスクパターニング47が行なわれる（第３
図（ｅ））。
この後、SiO2とSiとが交互に現れるこの構造中にシリコ
ン基板21に達する深さ８μｍ程度の穴部の加工を行な
う。この時、適当なガス交換によって壁面48はほぼ平ら
に保たれる（第３図（ｆ））。
ン基板21に達する深さ８μｍ程度の穴部の加工を行な
う。この時、適当なガス交換によって壁面48はほぼ平ら
に保たれる（第３図（ｆ））。
その後、上記構造の装置を酸化雰囲気に晒し、1000℃で
酸化する。この時、シリコン基板21の穴部の側壁26と単
結晶シリコン層23の壁面とに100ÅのSiO2層49が形成さ
れる（第３図（ｇ））。
酸化する。この時、シリコン基板21の穴部の側壁26と単
結晶シリコン層23の壁面とに100ÅのSiO2層49が形成さ
れる（第３図（ｇ））。
続いて、燐をドープしたｎ形の多結晶シリコンを厚く堆
積させ、表面からエッチバックすると、穴部内にのみ多
結晶シリコン27を充填した構造ができる。この時、堆積
膜厚とエッチバックの条件とは厳しく管理する必要はな
く、単結晶シリコン層23の壁面が露出しさえすればよ
い。そして、HF中でSiO2エッチすると、壁面のSiO249が
除去されて、単結晶シリコンの拡散層24が露出する（第
３図（ｈ））。
積させ、表面からエッチバックすると、穴部内にのみ多
結晶シリコン27を充填した構造ができる。この時、堆積
膜厚とエッチバックの条件とは厳しく管理する必要はな
く、単結晶シリコン層23の壁面が露出しさえすればよ
い。そして、HF中でSiO2エッチすると、壁面のSiO249が
除去されて、単結晶シリコンの拡散層24が露出する（第
３図（ｈ））。
次に、厚さ2000Åの多結晶シリコン層をCVD法で形成す
る。これにSiを40keVで５×1015/cm2程度イオン注入ア
モルファスシリコン層50とする（第３図（ｉ））。ただ
し、イオン注入にあたっては、側壁にてイオンが注入さ
れるようにウェハ角度を傾ける必要がある。
る。これにSiを40keVで５×1015/cm2程度イオン注入ア
モルファスシリコン層50とする（第３図（ｉ））。ただ
し、イオン注入にあたっては、側壁にてイオンが注入さ
れるようにウェハ角度を傾ける必要がある。
次に、ウェハを600℃で10時間程度熱処理すると、アモ
ルファスシリコン層50は接している単結晶シリコン層23
の拡散層24の結晶軸に合わせたエピタキシャル単結晶成
長を起こし、SiO2層25の壁面上から表面まで単結晶28と
なる。そして種部としての拡散層24から遠く離れた領域
51は独自に核成長を起こし、多結晶となる。この時、拡
散層24の不純物は温度が低いためほとんど動かず、単結
晶領域28には入らない（第３図（ｊ））。
ルファスシリコン層50は接している単結晶シリコン層23
の拡散層24の結晶軸に合わせたエピタキシャル単結晶成
長を起こし、SiO2層25の壁面上から表面まで単結晶28と
なる。そして種部としての拡散層24から遠く離れた領域
51は独自に核成長を起こし、多結晶となる。この時、拡
散層24の不純物は温度が低いためほとんど動かず、単結
晶領域28には入らない（第３図（ｊ））。
次に、再度950℃の酸化雰囲気中でゲート酸化を行な
い、単結晶シリコン層28上に厚さ100Åのゲート酸化膜2
9を形成する。続いて燐をドープした多結晶シリコン30
をCVD法で堆積させる（第３図（ｋ））。
い、単結晶シリコン層28上に厚さ100Åのゲート酸化膜2
9を形成する。続いて燐をドープした多結晶シリコン30
をCVD法で堆積させる（第３図（ｋ））。
次に、多結晶シリコン30をパターニングしてゲート電極
とし、さらに多結晶シリコン30をマスクとして矢印52で
示すように砒素イオン注入を行なって、活性化のための
熱処理を行なうと、ソース・ドレイン領域となる低抵抗
領域31が形成される（第３図（ｌ））。下側すなわち拡
散層24に接した単結晶シリコン層28の領域は、この間の
熱処理で不純物が拡散してきて、低抵抗化される。
とし、さらに多結晶シリコン30をマスクとして矢印52で
示すように砒素イオン注入を行なって、活性化のための
熱処理を行なうと、ソース・ドレイン領域となる低抵抗
領域31が形成される（第３図（ｌ））。下側すなわち拡
散層24に接した単結晶シリコン層28の領域は、この間の
熱処理で不純物が拡散してきて、低抵抗化される。
以上によって、第１図のメモリセルが形成されるが、製
造工程で明らかなように、深い穴部を埋める多結晶シリ
コン27の堆積膜厚エッチング条件が、従来の方法では極
めて精密なコントロールを必要としたのに対し、本実施
例においては3000Å程度の幅をもって形成できればよい
ことになる。
造工程で明らかなように、深い穴部を埋める多結晶シリ
コン27の堆積膜厚エッチング条件が、従来の方法では極
めて精密なコントロールを必要としたのに対し、本実施
例においては3000Å程度の幅をもって形成できればよい
ことになる。
また、MOSトランジスタと記憶用キャパシタを接続する
直接コンタクト、すなわちここでは拡散領域24と単結晶
シリコン層28の接した領域の位置設定は、きわめて正確
で確実にしかも大きなマージンをもって行なえる。従来
は、この位置設定が半導体記憶装置の死命を制するほど
極めて精密なコントロールを要した。
直接コンタクト、すなわちここでは拡散領域24と単結晶
シリコン層28の接した領域の位置設定は、きわめて正確
で確実にしかも大きなマージンをもって行なえる。従来
は、この位置設定が半導体記憶装置の死命を制するほど
極めて精密なコントロールを要した。
さらに、第１の単結晶シリコン層23を形成する段階でパ
ターニング分離し、また第２の単結晶シリコン層28,51
（第１図（ｋ）参照）を分離することで、極めて簡単
に、かつ十分な活性領域の面積をとりながら、隣接メモ
リセルとの分離を完全に行なうことができることも容易
に理解されるところである。
ターニング分離し、また第２の単結晶シリコン層28,51
（第１図（ｋ）参照）を分離することで、極めて簡単
に、かつ十分な活性領域の面積をとりながら、隣接メモ
リセルとの分離を完全に行なうことができることも容易
に理解されるところである。
第２図は本発明の第２の実施例を示す断面図であり、同
図において第１図と同一部分又は相当部分には同一符号
が付してある。
図において第１図と同一部分又は相当部分には同一符号
が付してある。
上記実施例では穴形状のメモリセルを示したが、第１
図，第２図の断面図の通り、溝形でも同様の効果が得ら
れることは明らかである。また第１の単結晶シリコン層
23の形成にあたって、レーザ再結晶化法を取り入れた
が、この単結晶シリコン層23の役目は単結晶シリコン層
28の固相エピタキシャル成長時の種結晶であり、また不
純物をドーピングされてMOSトランジスタのソース・ド
レインとしてキャパシタの電極との直接コンタクトをと
ることであるから、その形成手法には他の手法、例え
ば、電子ビーム，ランプなどによる溶融再結晶化法、低
抵抗領域31と同じくアモルファスシリコン層を設けて固
相エピタキシャル成長を行なう方法あるいはSiO2上へ単
結晶領域を及ぼすラテラルエピタキシャルオーバグロス
法を適用することも可能である。さらに、開口部45（第
３図（ｃ））を必要としない単結晶シリコン形成法の代
表として酸素イオン注入による埋込み酸化膜形成法も有
効であることは言うまでもない。
図，第２図の断面図の通り、溝形でも同様の効果が得ら
れることは明らかである。また第１の単結晶シリコン層
23の形成にあたって、レーザ再結晶化法を取り入れた
が、この単結晶シリコン層23の役目は単結晶シリコン層
28の固相エピタキシャル成長時の種結晶であり、また不
純物をドーピングされてMOSトランジスタのソース・ド
レインとしてキャパシタの電極との直接コンタクトをと
ることであるから、その形成手法には他の手法、例え
ば、電子ビーム，ランプなどによる溶融再結晶化法、低
抵抗領域31と同じくアモルファスシリコン層を設けて固
相エピタキシャル成長を行なう方法あるいはSiO2上へ単
結晶領域を及ぼすラテラルエピタキシャルオーバグロス
法を適用することも可能である。さらに、開口部45（第
３図（ｃ））を必要としない単結晶シリコン形成法の代
表として酸素イオン注入による埋込み酸化膜形成法も有
効であることは言うまでもない。
以上説明したように本発明は、第１および第２の２層の
単結晶シリコン層と絶縁層とを形成したことにより、完
全分離のMOSトランジスタと記憶用キャパシタを得るこ
とができるので、隣り合うトランジスタとキャパシタと
のチャージングも生ぜず、高集積化に対応できる微細な
ダイナミックメモリセルが得ることができる効果があ
る。またこれにより、製造上、精密な制御を必要とせ
ず、さらに下層からの影響もなく結晶欠陥も生ぜず特性
が安定となるという効果もある。
単結晶シリコン層と絶縁層とを形成したことにより、完
全分離のMOSトランジスタと記憶用キャパシタを得るこ
とができるので、隣り合うトランジスタとキャパシタと
のチャージングも生ぜず、高集積化に対応できる微細な
ダイナミックメモリセルが得ることができる効果があ
る。またこれにより、製造上、精密な制御を必要とせ
ず、さらに下層からの影響もなく結晶欠陥も生ぜず特性
が安定となるという効果もある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す断面図、第２図は本発明の第２の実施例を示す断面
図、第３図は第１図の装置の製造工程を示す断面図、第
４図および第５図は従来の半導体記憶装置を示す平面図
および断面図、第６図は従来の半導体記憶装置の製造工
程を示す断面図である。 21……シリコン基板、22,25……SiO2層、23,28……単結
晶シリコン層、24……拡散層、26……キャパシタ用絶縁
膜、27……多結晶シリコン、29……ゲート酸化膜、30…
…ゲート電極、31……低抵抗領域、32……SiO2分離酸化
膜。
す断面図、第２図は本発明の第２の実施例を示す断面
図、第３図は第１図の装置の製造工程を示す断面図、第
４図および第５図は従来の半導体記憶装置を示す平面図
および断面図、第６図は従来の半導体記憶装置の製造工
程を示す断面図である。 21……シリコン基板、22,25……SiO2層、23,28……単結
晶シリコン層、24……拡散層、26……キャパシタ用絶縁
膜、27……多結晶シリコン、29……ゲート酸化膜、30…
…ゲート電極、31……低抵抗領域、32……SiO2分離酸化
膜。
Claims (2)
- 【請求項１】シリコン単結晶基板の１主面上に形成され
た第１の絶縁層と、前記シリコン単結晶基板に前記第１
の絶縁層を貫通して形成された穴部と、この穴部の内壁
面に形成されたキャパシタ用絶縁膜と、このキャパシタ
用絶縁膜が形成された前記穴部内に前記第１の絶縁膜に
達する深さまで埋め込まれた第１の導電形物質と、前記
第１の絶縁層上に形成された第１の単結晶シリコン層
と、この第１の単結晶シリコン層に第１の不純物を高濃
度にドーピングすることにより前記第１の絶縁層上およ
び前記第１の導電形物質上に形成されソース・ドレイン
領域となる前記第１の単結晶シリコン層の拡散領域と、
前記第１の単結晶シリコン層上に形成された第２の絶縁
層と、この第２の絶縁層上に形成されソース・ドレイン
領域となる低抵抗部と、前記第２の絶縁層の壁面および
前記低抵抗部の側面に沿って形成された第２の単結晶シ
リコン層と、前記低抵抗部上と前記第２の単結晶シリコ
ン層の壁面と前記拡散領域とに沿って形成され前記第１
の導電形物質上で穴部分を有するゲート絶縁膜と、この
ゲート絶縁膜の穴部分に第１の導電形物質を埋め込むこ
とにより形成されたゲート電極とを有し、前記低抵抗部
はビット線と接続され、前記ゲート電極はワード線と接
続されたことを特徴とする半導体記憶装置。 - 【請求項２】第１および第２の絶縁層は、その材質がSi
O2であることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277032A JPH0797625B2 (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
| KR1019870011454A KR900007607B1 (ko) | 1986-11-19 | 1987-10-15 | 격리 기층을 가진 반도체 기억장치 및 그 제조방법 |
| US07/124,429 US4914628A (en) | 1986-11-19 | 1987-11-18 | Semiconductor memory device having substrate isolation of a switching transistor and storage capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277032A JPH0797625B2 (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128744A JPS63128744A (ja) | 1988-06-01 |
| JPH0797625B2 true JPH0797625B2 (ja) | 1995-10-18 |
Family
ID=17577822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277032A Expired - Lifetime JPH0797625B2 (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4914628A (ja) |
| JP (1) | JPH0797625B2 (ja) |
| KR (1) | KR900007607B1 (ja) |
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|---|---|---|---|---|
| US5136533A (en) * | 1988-07-08 | 1992-08-04 | Eliyahou Harari | Sidewall capacitor DRAM cell |
| US4958318A (en) * | 1988-07-08 | 1990-09-18 | Eliyahou Harari | Sidewall capacitor DRAM cell |
| JPH0235771A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体記憶装置 |
| US5027172A (en) * | 1989-05-19 | 1991-06-25 | Samsung Electronics Co., Ltd. | Dynamic random access memory cell and method of making thereof |
| JPH088341B2 (ja) * | 1989-10-06 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5218218A (en) * | 1990-02-01 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| JPH0414868A (ja) * | 1990-05-09 | 1992-01-20 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| US5170372A (en) * | 1990-08-16 | 1992-12-08 | Texas Instruments Incorporated | Memory device having bit lines over a field oxide |
| JP3322936B2 (ja) * | 1992-03-19 | 2002-09-09 | 株式会社東芝 | 半導体記憶装置 |
| JP2796012B2 (ja) * | 1992-05-06 | 1998-09-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5308997A (en) * | 1992-06-22 | 1994-05-03 | Motorola, Inc. | Self-aligned thin film transistor |
| ATE269588T1 (de) * | 1993-02-04 | 2004-07-15 | Cornell Res Foundation Inc | Mikrostrukturen und einzelmask, einkristall- herstellungsverfahren |
| US5627092A (en) * | 1994-09-26 | 1997-05-06 | Siemens Aktiengesellschaft | Deep trench dram process on SOI for low leakage DRAM cell |
| US5491104A (en) * | 1994-09-30 | 1996-02-13 | Industrial Technology Research Institute | Method for fabricating DRAM cells having fin-type stacked storage capacitors |
| US5795810A (en) * | 1995-03-29 | 1998-08-18 | Texas Instruments Incorporated | Deep mesa isolation in SOI |
| US6177299B1 (en) | 1998-01-15 | 2001-01-23 | International Business Machines Corporation | Transistor having substantially isolated body and method of making the same |
| US6069390A (en) | 1998-01-15 | 2000-05-30 | International Business Machines Corporation | Semiconductor integrated circuits with mesas |
| US6037620A (en) * | 1998-06-08 | 2000-03-14 | International Business Machines Corporation | DRAM cell with transfer device extending along perimeter of trench storage capacitor |
| US6144054A (en) | 1998-12-04 | 2000-11-07 | International Business Machines Corporation | DRAM cell having an annular signal transfer region |
| US6376873B1 (en) | 1999-04-07 | 2002-04-23 | International Business Machines Corporation | Vertical DRAM cell with robust gate-to-storage node isolation |
| DE10011889A1 (de) * | 2000-03-07 | 2001-09-20 | Infineon Technologies Ag | Speicherzelle mit Graben und Verfahren zu ihrer Herstellung |
| DE10143936A1 (de) * | 2001-09-07 | 2003-01-09 | Infineon Technologies Ag | Verfahren zur Bildung eines SOI-Substrats, vertikaler Transistor und Speicherzelle mit vertikalem Transistor |
| US6635924B1 (en) * | 2002-06-06 | 2003-10-21 | Agere Systems Inc. | Ultra thin body vertical replacement gate MOSFET |
| US7767537B2 (en) | 2007-10-17 | 2010-08-03 | International Business Machines Corporation | Simplified method of fabricating isolated and merged trench capacitors |
| DE102012201940A1 (de) | 2012-02-09 | 2013-08-14 | Robert Bosch Gmbh | Ventil zum Zumessen eines strömenden Mediums |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| US4717942A (en) * | 1983-07-29 | 1988-01-05 | Nec Corporation | Dynamic ram with capacitor groove surrounding switching transistor |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| EP0164829B1 (en) * | 1984-04-19 | 1988-09-28 | Nippon Telegraph And Telephone Corporation | Semiconductor memory device and method of manufacturing the same |
| US4721987A (en) * | 1984-07-03 | 1988-01-26 | Texas Instruments Incorporated | Trench capacitor process for high density dynamic RAM |
| US4658283A (en) * | 1984-07-25 | 1987-04-14 | Hitachi, Ltd. | Semiconductor integrated circuit device having a carrier trapping trench arrangement |
| JPS61198772A (ja) * | 1984-12-07 | 1986-09-03 | テキサス インスツルメンツ インコ−ポレイテツド | メモリセル・アレイ |
| US4673962A (en) * | 1985-03-21 | 1987-06-16 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| JPH0620118B2 (ja) * | 1985-04-11 | 1994-03-16 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| US4761385A (en) * | 1987-02-10 | 1988-08-02 | Motorola, Inc. | Forming a trench capacitor |
-
1986
- 1986-11-19 JP JP61277032A patent/JPH0797625B2/ja not_active Expired - Lifetime
-
1987
- 1987-10-15 KR KR1019870011454A patent/KR900007607B1/ko not_active Expired
- 1987-11-18 US US07/124,429 patent/US4914628A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63128744A (ja) | 1988-06-01 |
| KR900007607B1 (ko) | 1990-10-17 |
| US4914628A (en) | 1990-04-03 |
| KR880006699A (ko) | 1988-07-23 |
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