JPH02128430A - Ｍｏｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、リーク電流が小さくかつ接合容量が小さい
ＭＯＳトランジスタを簡易に製造する方法に関するもの
である。

（従来の技術） リーク電流の低減及び接合容量の低減か可能なＭＯＳト
ランジスタの１例として、例えば文献（電子通信学会技
術研究報告、シリコン材料デバイスＳＤＭ８８−＋４　
（１９８８）　ＰＰ、Ｉ〜７）に開示されたＤＲＡＭセ
ルに採用されているトランジスタかある。ここで採用さ
れているＭＯＳトランジスタは、ソス・トレイン領域が
厚い酸化膜上に形成されているものであった。そしてこ
のＭＯＳトランジスタと、キャパシタ部とで構成された
メモリセルは、Ｔｒａｎｓｉｓｔｏｒ　ｏｎ　ａ　ｉ、
、ａｔｅｒａｌ　Ｅｐｉｔａｘｉａｌ　５ｉｌｉｃｏｎ
Ｌａｙｅｒ　Ｃｅ１１．略してＴＯＬＥセルと称されて
いる。第２図はこのＴＯＬＥセルの構造を概略的に示し
た断面図である。また、第３図（Ａ）〜（Ｃ）はこのＴ
ＯＬＥセルの特にＭＯＳトランジスタの製造工程の説明
に供する図であり、製造工程中の主な工程にお゛ける素
子の様子を断面図を以って示した図である。なお、いず
れの図においても、図面か複雑化することを回避するた
め、断面を示すハツチングを一部省略している。

先ず、第２図を参照してこのＴ叶εセルの構造につき主
にＭＯＳトランジスタに着目して説明する。

第２図においで、１１はシリコン基板であり、このシリ
コン基板１１には、ＭＯ８Ｉ−ランジスタ２１と、これ
に接続されたキャパシタ部３１とか作り込まれている。

ＭＯ９Ｉ−ランジスタ２１は、シリコン基板１１に互い
はＭ間するように作り込まれた絶縁膜２２ａ　、２２ｂ
上に形成されたトレイン領域２３と、ソース領域２４と
、このシリコン基板１１のトレイン領域２３及びソース
領域２４間上に形成されたゲート電極２５とで主に構成
されでいる。そして、トレイン領域２３にはビット線２
６が接続され、ゲート電極２５にはワード線２７が接続
（図においては接続状態は省略している）されている。

一方、キャパシタ部３１は、この場合スタックトレンチ
型とされている。キャパシタ部３１のトレンチ３２の側
壁には絶縁膜３３が形成されており、この絶縁膜３３で
覆われたトレンチ３２内（こは、ソース領域２４に接続
されている電荷蓄積電極３４、さらに容量絶縁膜３５と
、キャパシタ電極３６とが形成されている。このＴＯＬ
Ｅセルに備わるＭＯＳトランジスタ２１は、既に説明し
たように、トレイン・ソース領域２３．２４が絶縁膜２
２ａ、２２ｂ上に形成されているため、ソース・ドレイ
ン領域をシリコン基板に形成した型のトランジスタに比
し、リーク電流、接合容量共に小さくなる。従ってメモ
リセルとして見ても、ビット線容量が小さくなると共に
α線に起因するソフトエラーは起こりにくくなる。

次に、第３図（Ａ）〜（Ｃ）及び第２図を参照して上述
したＴＯＬＥセルの製造方法につき、特にＭＯＳトラン
ジスタ２１の製造工程に着目して説明する。

先ず、第３図（Ａ）に示すように、シリコン基板１１上
に酸化膜２２が形成され、ざらにこの酸化膜２２にシリ
コン基板１１の一部＋ｍ出する逆凸型の開口部２３か形
成される。シリコン基板１１の酸化膜２２から露出され
た部分１１ａが後に行なわれるエピタキシャル成長のた
めのシード部となる。また、開口部２３の上部分２３ａ
の形状によりＭＯＳトランジスタ２１の領域か決められ
その深さでＭＯＳトランジスタ２１のソース・ドレイン
の接合深さが決められる。なお、第３図（Ａ）中２９は
、逆凸型の開口部２３の形成を容易に行なうために用い
られたポリシリコン膜であるが、このポリシリコン膜２
９の使用方法についての説明は省略する。

次に、第３図（Ｂ）に示すようにポリシリコン膜２９が
除去され、次いで、選択エピタキシャル成長技術により
シード部１１ａから選択的に厚いエピタキシャルシリコ
ン層３０が絶縁膜２２を覆うように形成される。このエ
ピタキシャルシリコン層３０は、正確な矩形のシート部
１１ａが形成されていて、シード部１１ａの側壁方向が
＜＋００＞とぎれていて、成長条件か最適化されている
ほど欠陥の少ないものになるという。

次に、この従来の製造方法によれば、第３図（Ｃ）に示
すように、エピタキシャルシリコン層３０か逆凸型の開
口部２３ａ内１このみ残るよう（こ、このエピタキシャ
ルシリコン層３０が選択研磨技術により研磨される。

その後、第２図に示したように、エピタキシャルシリコ
ン層３０の、シリコン基板１１の絶縁膜２２の開口部２
３から露出する部分に対応する領域上に、ゲート電極２
５が形成され、このエピタキシャルシリコン層３０にト
レイン領域２３及びソース領域２４かそれぞれ形成され
、ＭＯＳトランジスタ２１が得られる。さらに、キャパ
シタ部３１、ビット線２６、ワード線２７が公知の方法
でそれぞれ形成されＴＯＬＥセルが得られる。

（発明が解決しようとする課題） しかしながら、上述した従来のＭＯＳトランジスタの製
造方法ではその工程が複雑であることに加え、以下に説
明するような問題点があった。

■・・・従来方法では第３図（８）を用いて説明したよ
うに、ＭＯＳトランジスタを作り込む単結晶シリコン層
３０は、シリコン基板１１の絶縁膜２２の開口部２３か
ら露出する部分１１ａをシード部として選択エピタキシ
ャル成長法により成長させたものであった。このため、
結晶欠陥が生じやすく、従ってこれに起因する接合リー
ク電流が生じ易いという問題点があった。

■・・・また、従来方法では第３図（Ｃ）７ｉ用いて説
明したように、選択研磨技術を用いて単結晶シリコン層
３０ヲ所望の通りに平坦化した後この単結晶シリコン層
３０のシード部１１ａに対応する領域上にゲート電極を
形成しなければならない。しかし、このゲート電極はマ
スク合わせ法で形成するため、その位置は所定位置から
必ずといってよいほどずれるものである。従って、ゲー
ト電極が所定位置からずれたままでソース・ドレイン領
域を形成すると、場合によっては第４図に示すようにソ
ース９Ｎ域２３或いはトレイン領域２４の一部（この場
合２３ａで示す部分）が絶縁膜２２に接しないことが起
こり、このＭＯＳトランジスタの本来の特徴を損ねてし
まうという問題点かあった。

この発明はこのような点に鑑みなされたものであり、従
って、この発明の目的は上述した問題点を解決出来ると
共に、ソース・ドレイン領域が絶縁膜上に形成されてい
るＭＯＳトランジスタを簡易に製造出来る方法を提供す
ることにある。

（課題を解決するための手段） この目的の達成を図るため、この出願に係る発明者は種
々の検討を重ねた。そして、セルフアラインメントゲー
ト技術と、素子分離技術としては知られでいたＳＩＭＯ
Ｘ（Ｓｅｐａｒａｔｉｏｎ　Ｂｙ　Ｉｍｐｌａｎｔｅｄ
Ｏｘｙｑｅｎ）と称される技術を独特な使用法で用いる
こととによりこの発明を完成するに至った。

従ってこの発明のＭＯＳトランジスタの製造方法によれ
ば、 第一導電型のシリコン下地の所定領域にフィールド酸化
膜を形成する工程と、 前述のシリコン下地のアクティブ領域の所定位置に窒化
シリコン膜を上側に有するゲート電極を形成する工程と
、 この窒化シリコン膜及び前述のフィールド酸化膜をマス
クとし前述のアクティブ領域にイオン注入法により酸素
を注入してこのアクティブ領域内に埋め込み酸化シリコ
ン層を形成する工程と、この埋め込み酸化シリコン層の
形成に用いた前述のマスクをマスクとし前述のアクティ
ブ領域の表面から前述の埋め込み酸化シリコン層に接す
るまでの領域に第二導電型不純物を注入してソース・ド
レイン領域を形成する工程と を含むことを特徴とする。

（作用） この発明のＭＯＳトランジスタの製造方法によれば、こ
のゲート電極のパターニング時に形成されるこのゲート
電極上の窒化シリコン膜及びフィールド酸化膜で構成さ
れたマスクにより、当該ＭＯＳトランジスタのアクティ
ブ領域内に埋め込み酸化シリコン層と、ソース・ドレイ
ン領域とがセルファライン的に容易に形成出来る。

（実廊例） 以下、■０［［セルのトランジスタ部分の製造にこの発
明の方法を適用した例により実施例の説明を行なう。し
かし、この発明の製造方法は、ＴＯＬＥセルの製造にの
み有効というものではなく、ソース・ドレイン領域が絶
縁股上に形成されている型のＭＯ８Ｉ−ランジスタ単独
の製造においても、またスタック型セル、トレンチ型セ
ル等のメモリセルのトランジスタ部の製造等においでも
適用出来ることは明らかである。また、以下の実施例の
説明に用いる各図はこの発明が理解出来る程度に概略的
に示しであるにすぎず、従って、各構成成分の寸法比や
形状等も概略的であり、この発明がこれらに限定される
ものでないことは理解されたい。

第１図（Ａ）〜（Ｇ）は、実施例のＭＯＳトランジスタ
の製造方法を利用しているメモリセルの製造工程を示し
た図であり、製造工程中の主な工程における素子の様子
を断面図を以って示した図である。以下、これらの図を
香煎してＭＯＳトランジスタ及びこれを用いたメモリセ
ルの製造手順を説明する。

先ず、第一導電型のシリコン下地としてこの実施例では
ｐ型（１００）シリコン基板５１（以下、シリコン基板
５１と略称する。）を用意し、このシリコン基板５１の
所定領域に従来公知の方法によりフィールド酸化膜５３
を６０００人の膜厚に形成する。

ここで、５５て示す領域がアクティブ領域になる（第１
図（Ａ））。なお、シリコン下地は未加工のシリコン基
板に限られるものではなく、例えば一部に素子が作り込
まれたシリコン基板や、シリコン基板上にエピタキシャ
ルシリコン層が形成されたようなもの等、種々のもので
あることが出来る。

次に、シリコン基板５１のアクティブ領域５５の所定位
雪に、窒化シリコン膜を上側に有するゲート電極を形成
する。このことをこの実施例では以下に説明するように
行なう。

先ず、シリコン基板５１上に、ゲート酸化膜用薄膜とし
て５ｉ０２膜を２００人の膜厚で、この５ｉ０２膜上に
ゲート電極用薄膜としてポリシリコン膜を３０００大の
膜厚て、このポリシリコ膜上にイオン注入時のマスク層
となるプラズマＣｖＤ法によるＳｉＮ膜を５００ＯＡの
膜厚てそれぞれ形成する（図示せず）。

次いて、このＳｉＮ膜上にゲート電極形成予定領域を覆
うレジストバタン（図示せず）を形成し、このレジスト
パタンをマスクとしてＳｉＮ膜、ポリシリコン膜及び５
ｉｎ２膜７６バターニングして、ＳｉＮ膜６１、ゲート
電極５９及びゲート絶縁膜５７ヲそれぞれ形成する（第
１図（Ｂ））。

次に、この実施例の場合、ＳｉＮ膜６１及びフィルド酸
化膜５３をマスクとし、イオン注入法により、アクティ
ブ領域５５に１６０＋イオンを、加速エネルギーが１０
０にｅＶ、イオン注入量が１．２　Ｘｌ０１８ｃｍ−２
という条件で注入する。その後、この試料に対し酸素を
わずかに含む不活性ガス雰囲気中で１１５０°Ｃの温度
で２時間の熱処理を行なった。この結果、アクティブ領
域のフィールド酸化膜５３及びＳｉＮ膜６１から露出し
でいる領域の、表面からの深さが０．２〜０．４ｕｍの
部分に、埋め込み酸化シリコン層６３が形成出来た（第
１図（Ｃ））。なお、酸素イオンの注入条件や熱処理条
件はこれに限られるものではなく、埋め込み酸化シリコ
ン層が形成出来る条件であれば他の条件でも良い。

次に、埋め込み酸化シリコン層６３の形成に用いたマス
ク、この実施例ではＳｉＮ膜６１及びフィールド酸化膜
５３で構成したマスクをマスクとし、イオン注入法によ
り、アクティブ領域の表面から埋め込み酸化シリコン層
６３に接するまでの領域に第一導電型不純物としての例
えば７５ＡＳ＋イオンを、加速エネルギーが４０にｅＶ
、イオン注入量が５×１０１５ｃＦ２という条件で注入
してソース・ドレイン領域６５を形成する（第１図（Ｄ
））。

次いて熱リン酸でＳｉＮ膜６１を選択的に除去すると、
ＭＯＳトランジスタの主要部の形成が終了する。

続いてキャパシタ部の形成を行なうが、その手順は以下
に説明する通っである。

先ず、ＭＯＳトランジスタが作り込まれたシリコン基板
５１上に、ｃｖｏ法により、５ｉＯ７膜６７を３０００
人の膜厚て、Ｓｉ３Ｎ４膜６９を２０００人の膜厚でこ
の順に形成する。次いて、通常のフオトリソエ・ンチン
グ技術及びドライエツチング技術を用し１．５ｉＪ４膜
６９、ＳｉＯ２膜６７及びシリコン基板５１の、トレン
チ形成予定領域に対応する領域をそれぞれ除去しこの場
合４ｕｍの深さのトレンチ７１を形成した（第１図（Ｅ
））。

次に、トレンチ７１の形成時のマスクであったＳ！Ｊ４
膜６９ヲ今度は酸化膜形成用マスクとして用い、１００
０℃の温度でのウェット酸化雰囲気中で、トレンチ７１
内にのみ厚さ２０００人の第二のフィールド酸化膜６８
ヲ形成する。次いて熱リン酸を用い５ＩＪ４膜６９のみ
を選択的に除去し、その後、５ｉ０２膜６７にソース領
域６５ｂの一部を露出する開口部（コンタクトホール）
７３ヲ公知のフォトリンエツチング技術により形成する
（第１図（Ｆ））。

次に、キャパシタ下層用電極としての例えばポリシリコ
ン膜を、開口部７３上及びトレンチ７１内の第二のフィ
ールド酸化膜６８上を覆い、かつ、コンタクトホール７
３ヲ介しソース領域６５ｂと電気的（こ接続を持つよう
に、従来公知の成膜技術及び）＼ターニング技術により
形成する。さらに、このキャパシタ下層用電極７５上に
キャノ＼シタ絶縁膜７７（例えば５ｉ０２／５ｉ３Ｎａ
／５ｉＯ２＝　３０人／１００大／３０人という構成の
膜）と、キャパシタ上層用電極としての例えばポリシリ
コン膜７９とを従来公知の成膜技術及びパターニング技
術により形成する（第１図（Ｇ））。このようにしてＴ
ＯＬＥセルを得ることか出来る。

（発明の効果） 上述した説明からも明らかなように、この発明のＭＯＳ
トランジスタの製造方法によれば、フィールド酸化膜と
、ゲート電極のバターニング時にこのゲート電極上に形
成した窒化シリコン膜とて構成されたマスク（こより、
当該ＭＯＳトランジスタのアクティブ領域内に埋め込み
酸化シリコン層と、ソース・ドレイン領域とがセルファ
ライン的に形成出来る。従って、非常に簡単な工程にも
かかわらず、ゲート電極と、ソース・ドレイン領域と、
埋め込み酸化シリコン層とをそれぞれ所定の位Ｍ関係に
正確に形成出来る。

これがため、リーク電流が少なくかつ接合容量の小さい
ＭＯＳトランジスタが簡易に得られ、さらには、ビット
線容量が小さくα線に起因するソノトエラーが起こりに
くいメモリセルを簡易に得ることが出来る。

【図面の簡単な説明】

第１図（Ａ）〜（Ｇ）は、この発明のＭＯＳトランジス
タの製造方法及びその製造方法を用いたメモリセルの製
造方法の実施例を示す工程図、第２図は、従来及びこの
発明の説明に供するＴＯＬＥセルの構造を示す断面図、 第３図（Ａ）−（Ｃ）　は、ＭｏＳトランジスタの従来
の製造方法を示す工程図、 第４図は、従来技術の問題点の説明に供する図である。 ５１・・・第一導電型シリコン下地（ｐ型シリコン基板
） ５３・・・フィールド酸化膜 ５５・・・アクティブ領域 ５７・・・ゲート酸化膜（ＳｉＯ２膜）５９・・・ゲー
ト電極（ポリシリコン膜）６１・・・窒化シリコン膜（
ＳｉＮ膜）６３・・・埋め込み酸化シリコン層 ６５・・・ソース・ドレイン領域 ６５ａ・・・トレイン領域、　６５ｂ・・・ソース領域
６７・・・５ｉｎ２膜 ６８・・・第二のフィールド酸化膜 ６９・・・５ｉ３Ｌ膜、　　　　　７１・・・トレンチ
７３・・・開口部（コンタクトホール）７５・・・キャ
パシタ下層用電極（ポリシリコン膜）７７・・・キャパ
シタ絶縁膜 ７９・・・キャパシタ上層用電極（ポリシリコン膜）特
許出願人　　　沖電気工業株式会社

Claims (1)

【特許請求の範囲】
1. （１）第一導電型のシリコン下地の所定領域にフィール
   ド酸化膜を形成する工程と、 前記シリコン下地のアクティブ領域の所定位置に窒化シ
   リコン膜を上側に有するゲート電極を形成する工程と、 該窒化シリコン膜及び前記フィールド酸化膜をマスクと
   し、前記アクティブ領域にイオン注入法により酸素を注
   入して該アクティブ領域内に埋め込み酸化シリコン層を
   形成する工程と、 該埋め込み酸化シリコン層の形成に用いた前記マスクを
   マスクとし前記アクティブ領域の表面から前記埋め込み
   酸化シリコン層に接するまでの領域に第二導電型不純物
   を注入してソース・ドレイン領域を形成する工程と を含むことを特徴とするＭＯＳトランジスタの製造方法
   。