JPH04239768A - スタックトキャパシタ構造 - Google Patents
スタックトキャパシタ構造Info
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- JPH04239768A JPH04239768A JP3023954A JP2395491A JPH04239768A JP H04239768 A JPH04239768 A JP H04239768A JP 3023954 A JP3023954 A JP 3023954A JP 2395491 A JP2395491 A JP 2395491A JP H04239768 A JPH04239768 A JP H04239768A
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Landscapes
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- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶素子に用い
られるスタックトキャパシタ構造に関し、特にオープン
ビット線型のＤＲＡＭ等に用いられるスタックトキャパ
シタ構造に関するものである。
られるスタックトキャパシタ構造に関し、特にオープン
ビット線型のＤＲＡＭ等に用いられるスタックトキャパ
シタ構造に関するものである。
【０００２】
【従来の技術】半導体記憶素子の高集積化にともない、
半導体記憶素子のキャパシタは半導体基板面に対する形
成面積の縮小と記憶容量の増大とが求められている。こ
のような要求を満たすものとして、スタックトキャパシ
タが提案されている。
半導体記憶素子のキャパシタは半導体基板面に対する形
成面積の縮小と記憶容量の増大とが求められている。こ
のような要求を満たすものとして、スタックトキャパシ
タが提案されている。
【０００３】このスタックトキャパシタを図１１の概略
構成断面図により説明する。図に示す如く、単結晶シリ
コン基板６１の上層の一部には、ＬＯＣＯＳ法等によっ
て素子分離領域６２が形成される。この素子分離領域６
２より一方側に所定距離だけ離れた単結晶シリコン基板
６１の上面には、第１ゲート絶縁膜６３ａを介して第１
ワード線６４ａが形成される。また他方側に所定距離だ
け離れた単結晶シリコン基板６１の上面には、第２ゲー
ト絶縁膜６３ｂを介して第２ワード線６４ｂが形成され
る。さらに単結晶シリコン基板６１上には各第１，第２
ワード線６４ａ，６４ｂを覆う状態に第１絶縁膜６５ａ
，第２絶縁膜６５ｂが形成される。
構成断面図により説明する。図に示す如く、単結晶シリ
コン基板６１の上層の一部には、ＬＯＣＯＳ法等によっ
て素子分離領域６２が形成される。この素子分離領域６
２より一方側に所定距離だけ離れた単結晶シリコン基板
６１の上面には、第１ゲート絶縁膜６３ａを介して第１
ワード線６４ａが形成される。また他方側に所定距離だ
け離れた単結晶シリコン基板６１の上面には、第２ゲー
ト絶縁膜６３ｂを介して第２ワード線６４ｂが形成され
る。さらに単結晶シリコン基板６１上には各第１，第２
ワード線６４ａ，６４ｂを覆う状態に第１絶縁膜６５ａ
，第２絶縁膜６５ｂが形成される。
【０００４】素子分離領域６２と第１ワード線６４ａと
の間の単結晶シリコン基板６１の上層には第１不純物拡
散層６６ａが設けられる。また素子分離領域６２と第２
ワード線６４ｂとの間の単結晶シリコン基板６１の上層
には第２不純物拡散層６６ｂが設けられる。さらに第１
ワード線６４ａに対して素子分離領域６２側とは反対側
の単結晶シリコン基板６１の上層には第３不純物拡散層
６６ｃが形成される。またさらに第２ワード線６４ｂに
対して素子分離領域６２側とは反対側の単結晶シリコン
基板６１の上層には第４不純物拡散層６６ｄが形成され
る。
の間の単結晶シリコン基板６１の上層には第１不純物拡
散層６６ａが設けられる。また素子分離領域６２と第２
ワード線６４ｂとの間の単結晶シリコン基板６１の上層
には第２不純物拡散層６６ｂが設けられる。さらに第１
ワード線６４ａに対して素子分離領域６２側とは反対側
の単結晶シリコン基板６１の上層には第３不純物拡散層
６６ｃが形成される。またさらに第２ワード線６４ｂに
対して素子分離領域６２側とは反対側の単結晶シリコン
基板６１の上層には第４不純物拡散層６６ｄが形成され
る。
【０００５】露出している第１不純物拡散層６６ａの全
面に接続する状態で第１絶縁膜６５ａ上には第１蓄積ノ
ード６７ａが形成される。また露出している第２不純物
拡散層６６ｂの全面に接続する状態で第２絶縁膜６５ｂ
上には第２蓄積ノード６７ｂが形成される。さらに各第
１，第２蓄積ノード６７ａ，６７ｂの表面と素子分離領
域６２上とにはキャパシタ誘電膜６８が形成される。こ
のキャパシタ誘電膜６８の表面にはセルプレート６９が
形成される。このようにスタックトキャパシタ６０は、
第１，第２蓄積ノード６７ａ，６７ｂとキャパシタ誘電
膜６８とセルプレート６９とにより構成される。
面に接続する状態で第１絶縁膜６５ａ上には第１蓄積ノ
ード６７ａが形成される。また露出している第２不純物
拡散層６６ｂの全面に接続する状態で第２絶縁膜６５ｂ
上には第２蓄積ノード６７ｂが形成される。さらに各第
１，第２蓄積ノード６７ａ，６７ｂの表面と素子分離領
域６２上とにはキャパシタ誘電膜６８が形成される。こ
のキャパシタ誘電膜６８の表面にはセルプレート６９が
形成される。このようにスタックトキャパシタ６０は、
第１，第２蓄積ノード６７ａ，６７ｂとキャパシタ誘電
膜６８とセルプレート６９とにより構成される。
【０００６】さらに単結晶シリコン基板６１上にはスタ
ックトキャパシタ６０を覆う状態に層間絶縁膜７０が形
成される。第３不純物拡散層６６ｃ上の層間絶縁膜７０
にはビットコンタクトホール７１ａが設けられる。また
第３不純物拡散層６６ｄ上の層間絶縁膜７０にはビット
コンタクトホール７１ｂが設けられる。各ビットコンタ
クトホール７１ａ，７１ｂを含む層間絶縁膜７０上には
ビット線７２が形成される。
ックトキャパシタ６０を覆う状態に層間絶縁膜７０が形
成される。第３不純物拡散層６６ｃ上の層間絶縁膜７０
にはビットコンタクトホール７１ａが設けられる。また
第３不純物拡散層６６ｄ上の層間絶縁膜７０にはビット
コンタクトホール７１ｂが設けられる。各ビットコンタ
クトホール７１ａ，７１ｂを含む層間絶縁膜７０上には
ビット線７２が形成される。
【０００７】
【発明が解決しようとする課題】従来のスタックトキャ
パシタでは、各第１，第２蓄積ノードを第１，第２不純
物拡散層の露出している部分の全面に接続したので、各
第１，第２蓄積ノードは露出している第１，第２不純物
拡散層の全面を覆う状態に形成される。このため各第１
，第２蓄積ノードは素子分離領域に被る状態に形成され
る。そこで素子分離領域は、各第１，第２蓄積ノードが
被る寸法、すなわち各第１，第２蓄積ノードを素子分離
領域に合わせるための合わせ余裕寸法を考慮して設計す
ることになり、素子分離領域の面積が大きくなって、従
来のスタックトキャパシタを用いた半導体素子の高集積
化が困難になる。
パシタでは、各第１，第２蓄積ノードを第１，第２不純
物拡散層の露出している部分の全面に接続したので、各
第１，第２蓄積ノードは露出している第１，第２不純物
拡散層の全面を覆う状態に形成される。このため各第１
，第２蓄積ノードは素子分離領域に被る状態に形成され
る。そこで素子分離領域は、各第１，第２蓄積ノードが
被る寸法、すなわち各第１，第２蓄積ノードを素子分離
領域に合わせるための合わせ余裕寸法を考慮して設計す
ることになり、素子分離領域の面積が大きくなって、従
来のスタックトキャパシタを用いた半導体素子の高集積
化が困難になる。
【０００８】本発明は、高集積化に優れているスタック
トキャパシタ構造を提供することを目的とする。
トキャパシタ構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、絶縁体層
と前記絶縁体層の上面に形成した単結晶シリコン膜とよ
り成るＳＯＩ基板の単結晶シリコン膜を貫通して絶縁体
層に達する状態に素子分離溝が形成されている。この素
子分離溝の一方側で単結晶シリコン基板の上層には第１
不純物拡散層が形成されている。この第１不純物拡散層
に隣接した単結晶シリコン膜上に設けた第１ワード線を
覆う第１絶縁膜上には第１不純物拡散層に接続した状態
で第１蓄積ノードが形成されている。さらに素子分離溝
の他方側で単結晶シリコン基板の上層には第２不純物拡
散層が形成されている。この第２不純物拡散層に隣接し
た単結晶シリコン膜上に設けた第２ワード線を覆う第２
絶縁膜上には第２蓄積ノードが形成されている。また素
子分離溝の内壁と第１，第２蓄積ノードの各表面とには
連続した状態でキャパシタ誘電膜が形成されている。こ
のキャパシタ誘電膜の表面にはセルプレートが形成され
ている。
成するためになされたものである。すなわち、絶縁体層
と前記絶縁体層の上面に形成した単結晶シリコン膜とよ
り成るＳＯＩ基板の単結晶シリコン膜を貫通して絶縁体
層に達する状態に素子分離溝が形成されている。この素
子分離溝の一方側で単結晶シリコン基板の上層には第１
不純物拡散層が形成されている。この第１不純物拡散層
に隣接した単結晶シリコン膜上に設けた第１ワード線を
覆う第１絶縁膜上には第１不純物拡散層に接続した状態
で第１蓄積ノードが形成されている。さらに素子分離溝
の他方側で単結晶シリコン基板の上層には第２不純物拡
散層が形成されている。この第２不純物拡散層に隣接し
た単結晶シリコン膜上に設けた第２ワード線を覆う第２
絶縁膜上には第２蓄積ノードが形成されている。また素
子分離溝の内壁と第１，第２蓄積ノードの各表面とには
連続した状態でキャパシタ誘電膜が形成されている。こ
のキャパシタ誘電膜の表面にはセルプレートが形成され
ている。
【００１０】
【作用】上記スタックトキャパシタ構造では、第１，第
２蓄積ノード間の単結晶シリコン膜に設けた素子分離溝
によって第１，第２蓄積ノードが自己整合的に分離され
ている。このため、各第１，第２蓄積ノードと素子分離
溝とを合わせるための合わせ余裕寸法を考慮して素子分
離溝の幅を設計する必要がない。この結果、第１，第２
蓄積ノードを分離するための素子分離溝の幅を狭く出来
る。またＳＯＩ基板を用いているので、単結晶シリコン
膜を貫通する素子分離溝を形成するだけで単結晶シリコ
ン膜に形成した素子が分離される。この結果、素子分離
溝は従来の素子分離領域と同等の働きをする。
２蓄積ノード間の単結晶シリコン膜に設けた素子分離溝
によって第１，第２蓄積ノードが自己整合的に分離され
ている。このため、各第１，第２蓄積ノードと素子分離
溝とを合わせるための合わせ余裕寸法を考慮して素子分
離溝の幅を設計する必要がない。この結果、第１，第２
蓄積ノードを分離するための素子分離溝の幅を狭く出来
る。またＳＯＩ基板を用いているので、単結晶シリコン
膜を貫通する素子分離溝を形成するだけで単結晶シリコ
ン膜に形成した素子が分離される。この結果、素子分離
溝は従来の素子分離領域と同等の働きをする。
【００１１】
【実施例】本発明の実施例を図１に示す概略構成断面図
により説明する。図ではスタックトキャパシタ１と第１
，第２スイッチングトランジスタ３１，３２とよりなる
オープンビット線型のＤＲＡＭを示す。図に示す如く、
ＳＯＩ基板１１は絶縁体層１２とこの絶縁体層１２の上
面に形成したｐ形の単結晶シリコン膜１３とより成る。 この絶縁体層１２は酸化シリコン（ＳｉＯ２ ）で形成
されている。また単結晶シリコン膜１３は各スイッチン
グトランジスタ３１，３２のチャネル形成が可能な厚さ
を有する。さらに単結晶シリコン膜１３には絶縁体層１
２に達する状態に素子分離溝１４が形成されている。 この素子分離溝１４は単結晶シリコン膜１３を貫通した
状態でさらに絶縁体層１２中に掘り下げた状態に形成す
ることも可能である。
により説明する。図ではスタックトキャパシタ１と第１
，第２スイッチングトランジスタ３１，３２とよりなる
オープンビット線型のＤＲＡＭを示す。図に示す如く、
ＳＯＩ基板１１は絶縁体層１２とこの絶縁体層１２の上
面に形成したｐ形の単結晶シリコン膜１３とより成る。 この絶縁体層１２は酸化シリコン（ＳｉＯ２ ）で形成
されている。また単結晶シリコン膜１３は各スイッチン
グトランジスタ３１，３２のチャネル形成が可能な厚さ
を有する。さらに単結晶シリコン膜１３には絶縁体層１
２に達する状態に素子分離溝１４が形成されている。 この素子分離溝１４は単結晶シリコン膜１３を貫通した
状態でさらに絶縁体層１２中に掘り下げた状態に形成す
ることも可能である。
【００１２】前記素子分離溝１４の一方側で単結晶シリ
コン膜１３の上面にはＳｉＯ２ 製の第１ゲート絶縁膜
１５ａを介して導電性のポリシリコン（ｐｏｌｙ−Ｓｉ
）よりなる第１ワード線１６ａが形成されている。さら
に第１ワード線１６ａを覆う状態にＳｉＯ２ 製の第１
絶縁膜１７ａが形成されている。素子分離溝１４の他方
側で単結晶シリコン膜１３の上面にはＳｉＯ２ 製の第
２ゲート絶縁膜１５ｂを介して第２ワード線１６ｂが形
成されている。この第２ワード線１６ｂは前記第１ワー
ド線１６ａと同様に導電性のｐｏｌｙ−Ｓｉで形成され
ている。さらにこの第２ワード線１６ｂを覆う状態にＳ
ｉＯ２ 製の第２絶縁膜１７ｂが形成されている。
コン膜１３の上面にはＳｉＯ２ 製の第１ゲート絶縁膜
１５ａを介して導電性のポリシリコン（ｐｏｌｙ−Ｓｉ
）よりなる第１ワード線１６ａが形成されている。さら
に第１ワード線１６ａを覆う状態にＳｉＯ２ 製の第１
絶縁膜１７ａが形成されている。素子分離溝１４の他方
側で単結晶シリコン膜１３の上面にはＳｉＯ２ 製の第
２ゲート絶縁膜１５ｂを介して第２ワード線１６ｂが形
成されている。この第２ワード線１６ｂは前記第１ワー
ド線１６ａと同様に導電性のｐｏｌｙ−Ｓｉで形成され
ている。さらにこの第２ワード線１６ｂを覆う状態にＳ
ｉＯ２ 製の第２絶縁膜１７ｂが形成されている。
【００１３】第１ワード線１６ａの一方側で単結晶シリ
コン膜１３の上層にはｎ形の第１不純物拡散層１８が形
成されている。また第１ワード線１６ａの他方側で単結
晶シリコン膜１３の上層にはｎ形の第３不純物拡散層２
０が形成されている。さらに第２ワード線１６ｂの一方
側で単結晶シリコン膜１３の上層にはｎ形の第２不純物
拡散層１９が形成されている。また第２ワード線１６ｂ
の他方側で単結晶シリコン膜１３の上層にはｎ形の第４
不純物拡散層２１が形成されている。上記の如くに、第
１スイッチングトランジスタ３１は第１ゲート絶縁膜１
５ａと第１ワード線１６ａと不純物拡散層１８，２０と
により構成される。また第２スイッチングトランジスタ
３２は第２ゲート絶縁膜１５ｂと第２ワード線１６ｂと
不純物拡散層１９，２１とにより構成される。
コン膜１３の上層にはｎ形の第１不純物拡散層１８が形
成されている。また第１ワード線１６ａの他方側で単結
晶シリコン膜１３の上層にはｎ形の第３不純物拡散層２
０が形成されている。さらに第２ワード線１６ｂの一方
側で単結晶シリコン膜１３の上層にはｎ形の第２不純物
拡散層１９が形成されている。また第２ワード線１６ｂ
の他方側で単結晶シリコン膜１３の上層にはｎ形の第４
不純物拡散層２１が形成されている。上記の如くに、第
１スイッチングトランジスタ３１は第１ゲート絶縁膜１
５ａと第１ワード線１６ａと不純物拡散層１８，２０と
により構成される。また第２スイッチングトランジスタ
３２は第２ゲート絶縁膜１５ｂと第２ワード線１６ｂと
不純物拡散層１９，２１とにより構成される。
【００１４】前記第１絶縁膜１７ａ上には第１不純物拡
散層１８に接続する状態で第１蓄積ノード２２ａが形成
されている。また第２絶縁膜１７ｂ上には第２不純物拡
散層１９に接続する状態で第２蓄積ノード２２ｂが形成
されている。各蓄積ノード２２ａ，２２ｂはｎ形のｐｏ
ｌｙ−Ｓｉよりなる。素子分離溝１４の内壁と第１，第
２蓄積ノード２２ａ，２２ｂの各表面とには連続した状
態にキャパシタ誘電膜２３が形成されている。このキャ
パシタ誘電膜２３は窒化シリコン（Ｓｉ３ Ｎ４ ）よ
りなる。キャパシタ誘電膜２３の表面にはセルプレート
２４が形成されている。セルプレート２４は前記各第１
，第２蓄積ノード２２ａ，２２ｂと同様にｎ形のｐｏｌ
ｙ−Ｓｉよりなる。上記の如くに、第１，第２蓄積ノー
ド２２ａ，２２ｂとキャパシタ誘電膜２３とセルプレー
ト２４とによりスタックトキャパシタ１が構成される。
散層１８に接続する状態で第１蓄積ノード２２ａが形成
されている。また第２絶縁膜１７ｂ上には第２不純物拡
散層１９に接続する状態で第２蓄積ノード２２ｂが形成
されている。各蓄積ノード２２ａ，２２ｂはｎ形のｐｏ
ｌｙ−Ｓｉよりなる。素子分離溝１４の内壁と第１，第
２蓄積ノード２２ａ，２２ｂの各表面とには連続した状
態にキャパシタ誘電膜２３が形成されている。このキャ
パシタ誘電膜２３は窒化シリコン（Ｓｉ３ Ｎ４ ）よ
りなる。キャパシタ誘電膜２３の表面にはセルプレート
２４が形成されている。セルプレート２４は前記各第１
，第２蓄積ノード２２ａ，２２ｂと同様にｎ形のｐｏｌ
ｙ−Ｓｉよりなる。上記の如くに、第１，第２蓄積ノー
ド２２ａ，２２ｂとキャパシタ誘電膜２３とセルプレー
ト２４とによりスタックトキャパシタ１が構成される。
【００１５】このスタックトキャパシタ１は、第１蓄積
ノード２２ａ側が第１スイッチングトランジスタ３１の
キャパシタとして働き、第２蓄積ノード２２ａ側が第２
スイッチングトランジスタ３２のキャパシタとして働く
。上記の場合には、キャパシタ誘電膜２３とセルプレー
ト２４とは、各第１，第２スイッチングトランジスタ３
１，３２の各キャパシタのキャパシタ誘電膜とセルプレ
ートとして共用されている。
ノード２２ａ側が第１スイッチングトランジスタ３１の
キャパシタとして働き、第２蓄積ノード２２ａ側が第２
スイッチングトランジスタ３２のキャパシタとして働く
。上記の場合には、キャパシタ誘電膜２３とセルプレー
ト２４とは、各第１，第２スイッチングトランジスタ３
１，３２の各キャパシタのキャパシタ誘電膜とセルプレ
ートとして共用されている。
【００１６】さらにセルプレート２４側の全面には、層
間絶縁膜２５が形成されている。また第３，第４不純物
拡散層２０，２１上の層間絶縁膜２５には、ビットコン
タクトホール２６，２７が設けられている。各ビットコ
ンタクトホール２６，２７を含む層間絶縁膜２５上には
ビット線２８が形成されている。
間絶縁膜２５が形成されている。また第３，第４不純物
拡散層２０，２１上の層間絶縁膜２５には、ビットコン
タクトホール２６，２７が設けられている。各ビットコ
ンタクトホール２６，２７を含む層間絶縁膜２５上には
ビット線２８が形成されている。
【００１７】上記実施例では、各第１，第２蓄積ノード
２２ａ，２２ｂをｎ形ｐｏｌｙ−Ｓｉ膜で形成し、セル
プレート２４もｎ形ｐｏｌｙ−Ｓｉ膜で形成したが、各
第１，第２蓄積ノード２２ａ，２２ｂおよびセルプレー
ト２４のそれぞれをｐ形ｐｏｌｙ−Ｓｉ膜で形成するこ
ともできる。この場合には単結晶シリコン膜１３にｎ形
の単結晶シリコンを用いて各第１ないし第４不純物拡散
層１８ないし２１をｐ形の不純物拡散層で形成する。
２２ａ，２２ｂをｎ形ｐｏｌｙ−Ｓｉ膜で形成し、セル
プレート２４もｎ形ｐｏｌｙ−Ｓｉ膜で形成したが、各
第１，第２蓄積ノード２２ａ，２２ｂおよびセルプレー
ト２４のそれぞれをｐ形ｐｏｌｙ−Ｓｉ膜で形成するこ
ともできる。この場合には単結晶シリコン膜１３にｎ形
の単結晶シリコンを用いて各第１ないし第４不純物拡散
層１８ないし２１をｐ形の不純物拡散層で形成する。
【００１８】また上記構造のスタックトキャパシタ１は
ＳＯＩ基板１１上に形成されているので、このスタック
トキャパシタ１を用いたＤＲＡＭの場合には、素子分離
溝１４が各スイッチングトランジスタ３１，３２を電気
的に分離する。このため、ＬＯＣＯＳ法等によりスイッ
チングトランジスタ３１，３２を分離するためのＳｉＯ
２ 膜等の素子分離領域を形成する必要がないので、製
造工程数の削減が図れる。
ＳＯＩ基板１１上に形成されているので、このスタック
トキャパシタ１を用いたＤＲＡＭの場合には、素子分離
溝１４が各スイッチングトランジスタ３１，３２を電気
的に分離する。このため、ＬＯＣＯＳ法等によりスイッ
チングトランジスタ３１，３２を分離するためのＳｉＯ
２ 膜等の素子分離領域を形成する必要がないので、製
造工程数の削減が図れる。
【００１９】次に上記スタックトキャパシタ１の製造方
法を図２ないし図１０の製造工程図により説明する。図
２に示すように、ＳｉＯ２ よりなる絶縁体層１２の上
面にｐ形の単結晶シリコン膜１３が形成されているＳＯ
Ｉ基板１１を用いる。このＳＯＩ基板１１には、例えば
単結晶シリコン基板中に飛翔距離がおよそ３００ｎｍで
イオン注入密度が１０１８個／ｃｍ２ に酸素をイオン
注入した後にアニール処理をしてＳｉＯ２ の絶縁体層
１２を形成したものが用いられる。または、絶縁体層１
２の上面に単結晶シリコン膜１３を張り合わせたもの、
絶縁体層１２の上面にアモルファスシリコンを成長させ
てアモルファスシリコン膜を形成しレーザアニール処理
によってアモルファスシリコン膜を単結晶シリコン膜１
３化したもの等が用いられる。
法を図２ないし図１０の製造工程図により説明する。図
２に示すように、ＳｉＯ２ よりなる絶縁体層１２の上
面にｐ形の単結晶シリコン膜１３が形成されているＳＯ
Ｉ基板１１を用いる。このＳＯＩ基板１１には、例えば
単結晶シリコン基板中に飛翔距離がおよそ３００ｎｍで
イオン注入密度が１０１８個／ｃｍ２ に酸素をイオン
注入した後にアニール処理をしてＳｉＯ２ の絶縁体層
１２を形成したものが用いられる。または、絶縁体層１
２の上面に単結晶シリコン膜１３を張り合わせたもの、
絶縁体層１２の上面にアモルファスシリコンを成長させ
てアモルファスシリコン膜を形成しレーザアニール処理
によってアモルファスシリコン膜を単結晶シリコン膜１
３化したもの等が用いられる。
【００２０】次いで図３に示す如く、熱酸化法等により
、単結晶シリコン膜１３の上層に薄いＳｉＯ２ 膜４１
を形成する。次いで化学的気相成長法により、薄いＳｉ
Ｏ２ 膜４１上に導電性のｐｏｌｙ−Ｓｉ膜４２を形成
する。続いてｐｏｌｙ−Ｓｉ膜４２上にＳｉＯ２ 膜４
３を形成する。その後、ＳｉＯ２ 膜４３上にレジスト
を塗布してレジスト膜を形成し、このレジスト膜を感光
，現像処理してエッチングマスク４４を形成する。そし
てこのエッチングマスク４４を用いてエッチングを行い
、ＳｉＯ２ 膜４３（２点鎖線部分）とｐｏｌｙ−Ｓｉ
膜４２（１点鎖線部分）とを除去する。そして残ったｐ
ｏｌｙ−Ｓｉ膜４２が第１，第２ワード線１６ａ，１６
ｂになる。また第１，第２ワード線１６ａ，１６ｂの下
の薄いＳｉＯ２ 膜４１がゲート絶縁膜１５ａ，１５ｂ
になる。 さらに残ったＳｉＯ２ 膜４３は、後述する第１，第２
絶縁膜１７ａ，１７ｂの一部分になる。
、単結晶シリコン膜１３の上層に薄いＳｉＯ２ 膜４１
を形成する。次いで化学的気相成長法により、薄いＳｉ
Ｏ２ 膜４１上に導電性のｐｏｌｙ−Ｓｉ膜４２を形成
する。続いてｐｏｌｙ−Ｓｉ膜４２上にＳｉＯ２ 膜４
３を形成する。その後、ＳｉＯ２ 膜４３上にレジスト
を塗布してレジスト膜を形成し、このレジスト膜を感光
，現像処理してエッチングマスク４４を形成する。そし
てこのエッチングマスク４４を用いてエッチングを行い
、ＳｉＯ２ 膜４３（２点鎖線部分）とｐｏｌｙ−Ｓｉ
膜４２（１点鎖線部分）とを除去する。そして残ったｐ
ｏｌｙ−Ｓｉ膜４２が第１，第２ワード線１６ａ，１６
ｂになる。また第１，第２ワード線１６ａ，１６ｂの下
の薄いＳｉＯ２ 膜４１がゲート絶縁膜１５ａ，１５ｂ
になる。 さらに残ったＳｉＯ２ 膜４３は、後述する第１，第２
絶縁膜１７ａ，１７ｂの一部分になる。
【００２１】その後図４に示すように、エッチングマス
ク４４をイオン注入マスクにして、ｎ形不純物を単結晶
シリコン膜１３の上層にイオン注入し、第１ワード線１
６ａの両側で単結晶シリコン膜１３の上層にｎ形の第１
，第３不純物拡散層１８，２０を形成し、第２ワード線
１６ｂの両側で単結晶シリコン膜１３の上層にｎ形の第
２，第４不純物拡散層１９，２１を形成する。このとき
、第１，第２不純物拡散層１８，１９は連続した状態に
形成される。
ク４４をイオン注入マスクにして、ｎ形不純物を単結晶
シリコン膜１３の上層にイオン注入し、第１ワード線１
６ａの両側で単結晶シリコン膜１３の上層にｎ形の第１
，第３不純物拡散層１８，２０を形成し、第２ワード線
１６ｂの両側で単結晶シリコン膜１３の上層にｎ形の第
２，第４不純物拡散層１９，２１を形成する。このとき
、第１，第２不純物拡散層１８，１９は連続した状態に
形成される。
【００２２】その後、アッシャー処理等によりエッチン
グマスク４４を除去する。続いて図５に示すように、化
学的気相成長法等によって、ＳｉＯ２ 膜４３側の全面
にＳｉＯ２ 膜４５を形成する。その後、ＳｉＯ２膜４
５に対して異方性エッチングを行って、ＳｉＯ２ 膜４
５の２点鎖線部分を除去する。そして第１ワード線１６
ａとその上面のＳｉＯ２ 膜４３との両側とにＳｉＯ２
膜４５を残す。また第２ワード線１６ｂとその上面の
ＳｉＯ２ 膜４３との両側とにもＳｉＯ２ 膜４５を残
す。残ったＳｉＯ２ 膜４５は後述する第１，第２絶縁
膜１７ａ，１７ｂの一部分になる。
グマスク４４を除去する。続いて図５に示すように、化
学的気相成長法等によって、ＳｉＯ２ 膜４３側の全面
にＳｉＯ２ 膜４５を形成する。その後、ＳｉＯ２膜４
５に対して異方性エッチングを行って、ＳｉＯ２ 膜４
５の２点鎖線部分を除去する。そして第１ワード線１６
ａとその上面のＳｉＯ２ 膜４３との両側とにＳｉＯ２
膜４５を残す。また第２ワード線１６ｂとその上面の
ＳｉＯ２ 膜４３との両側とにもＳｉＯ２ 膜４５を残
す。残ったＳｉＯ２ 膜４５は後述する第１，第２絶縁
膜１７ａ，１７ｂの一部分になる。
【００２３】次いで図６に示す如く、化学的気相成長法
等によって、各第１，第２ワード線１６ａ，１６ｂ側の
全面にＳｉＯ２ 膜４６を形成する。さらにＳｉＯ２
膜４６の上面にレジストを塗布してレジスト膜を形成し
、このレジスト膜を感光，現像処理してエッチングマス
ク４７を形成する。そしてこのエッチングマスク４７を
用いてエッチングを行い、ＳｉＯ２ 膜４６の２点鎖線
部分を除去する。そして残ったＳｉＯ２ 膜４６は第１
，第２絶縁膜１７ａ，１７ｂの一部分になる。上記のよ
うにして第１，第２絶縁膜１７ａ，１７ｂが形成される
。
等によって、各第１，第２ワード線１６ａ，１６ｂ側の
全面にＳｉＯ２ 膜４６を形成する。さらにＳｉＯ２
膜４６の上面にレジストを塗布してレジスト膜を形成し
、このレジスト膜を感光，現像処理してエッチングマス
ク４７を形成する。そしてこのエッチングマスク４７を
用いてエッチングを行い、ＳｉＯ２ 膜４６の２点鎖線
部分を除去する。そして残ったＳｉＯ２ 膜４６は第１
，第２絶縁膜１７ａ，１７ｂの一部分になる。上記のよ
うにして第１，第２絶縁膜１７ａ，１７ｂが形成される
。
【００２４】その後アッシャー処理等により、エッチン
グマスク４７を除去する。次いで、図７に示すように、
化学的気相成長法等によって、第１，第２絶縁膜１７ａ
，１７ｂ側の全面にｎ形不純物を含むｐｏｌｙ−Ｓｉ膜
４８を形成する。その後、図６で説明したと同様にして
、ｐｏｌｙ−Ｓｉ膜４８の上面にエッチングマスク４９
を形成する。そしてエッチングを行って、２点鎖線部分
のｐｏｌｙ−Ｓｉ膜４８を除去する。さらにエッチング
マスク４９とＳｉＯ２ 製の第１，第２絶縁膜１７ａ，
１７ｂを用いて、第１，第２不純物拡散層１８，１９と
単結晶シリコン膜１３とを貫通して絶縁体層１２に達す
るまでエッチング除去を行って、素子分離溝１４を形成
する。この素子分離溝１４は、単結晶シリコン膜１３を
貫通して、さらに絶縁体層１２を掘り下げた状態に形成
することも可能である。そして残ったｐｏｌｙ−Ｓｉ膜
４８が第１，第２蓄積ノード２２ａ，２２ｂになる。
グマスク４７を除去する。次いで、図７に示すように、
化学的気相成長法等によって、第１，第２絶縁膜１７ａ
，１７ｂ側の全面にｎ形不純物を含むｐｏｌｙ−Ｓｉ膜
４８を形成する。その後、図６で説明したと同様にして
、ｐｏｌｙ−Ｓｉ膜４８の上面にエッチングマスク４９
を形成する。そしてエッチングを行って、２点鎖線部分
のｐｏｌｙ−Ｓｉ膜４８を除去する。さらにエッチング
マスク４９とＳｉＯ２ 製の第１，第２絶縁膜１７ａ，
１７ｂを用いて、第１，第２不純物拡散層１８，１９と
単結晶シリコン膜１３とを貫通して絶縁体層１２に達す
るまでエッチング除去を行って、素子分離溝１４を形成
する。この素子分離溝１４は、単結晶シリコン膜１３を
貫通して、さらに絶縁体層１２を掘り下げた状態に形成
することも可能である。そして残ったｐｏｌｙ−Ｓｉ膜
４８が第１，第２蓄積ノード２２ａ，２２ｂになる。
【００２５】その後、アッシャー処理等によりエッチン
グマスク４９を除去する。続いて図８に示す如く、化学
的気相成長法等により、各第１，第２蓄積ノード２２ａ
，２２ｂ側の全面にＳｉ３ Ｎ４ 膜５０を形成する。 続いて化学的気相成長法等により、Ｓｉ３ Ｎ４ 膜５
０の全面にｎ形不純物を含むｐｏｌｙ−Ｓｉ膜５１を形
成する。さらに図６で説明したと同様にして、ｐｏｌｙ
−Ｓｉ膜５１の上面にエッチングマスク５２を形成する
。
グマスク４９を除去する。続いて図８に示す如く、化学
的気相成長法等により、各第１，第２蓄積ノード２２ａ
，２２ｂ側の全面にＳｉ３ Ｎ４ 膜５０を形成する。 続いて化学的気相成長法等により、Ｓｉ３ Ｎ４ 膜５
０の全面にｎ形不純物を含むｐｏｌｙ−Ｓｉ膜５１を形
成する。さらに図６で説明したと同様にして、ｐｏｌｙ
−Ｓｉ膜５１の上面にエッチングマスク５２を形成する
。
【００２６】次いで図９に示すように、エッチングを行
って、２点鎖線部分のｐｏｌｙ−Ｓｉ膜５１を除去する
。そして残ったｐｏｌｙ−Ｓｉ膜５１でセルプレート２
４を形成する。さらにＳｉ３ Ｎ４ 膜５０（１点鎖線
部分）を除去する。そして残ったＳｉ３ Ｎ４ 膜５０
がキャパシタ誘電膜２３になり、残ったｐｏｌｙ−Ｓｉ
膜５１がセルプレート２４になる。
って、２点鎖線部分のｐｏｌｙ−Ｓｉ膜５１を除去する
。そして残ったｐｏｌｙ−Ｓｉ膜５１でセルプレート２
４を形成する。さらにＳｉ３ Ｎ４ 膜５０（１点鎖線
部分）を除去する。そして残ったＳｉ３ Ｎ４ 膜５０
がキャパシタ誘電膜２３になり、残ったｐｏｌｙ−Ｓｉ
膜５１がセルプレート２４になる。
【００２７】その後、アッシャー処理等によりエッチン
グマスク５２を除去する。次いで図１０に示す如く、化
学的気相成長法等により、セルプレート２４側の全面に
ｐｏｌｙ−Ｓｉ膜よりなる層間絶縁膜２５を形成する。 さらにエッチングマスク（図示せず）を形成してエッチ
ングを行い、第３，第４不純物拡散層２０，２１上の層
間絶縁膜２５にビットコンタクトホール２６，２７を形
成する。そして各ビットコンタクトホール２６，２７を
含む層間絶縁膜２５上に例えばアルミニウム合金層を形
成し、その後ホトリソグラフィー技術とエッチングとに
よりアルミニウム合金層でビット線２８を形成する。
グマスク５２を除去する。次いで図１０に示す如く、化
学的気相成長法等により、セルプレート２４側の全面に
ｐｏｌｙ−Ｓｉ膜よりなる層間絶縁膜２５を形成する。 さらにエッチングマスク（図示せず）を形成してエッチ
ングを行い、第３，第４不純物拡散層２０，２１上の層
間絶縁膜２５にビットコンタクトホール２６，２７を形
成する。そして各ビットコンタクトホール２６，２７を
含む層間絶縁膜２５上に例えばアルミニウム合金層を形
成し、その後ホトリソグラフィー技術とエッチングとに
よりアルミニウム合金層でビット線２８を形成する。
【００２８】
【発明の効果】以上、説明したように本発明によれば、
ＳＯＩ基板の単結晶シリコン膜を貫通した状態に形成し
た素子分離溝によって第１，第２蓄積ノードは自己整合
的に分離されるので、各第１，第２蓄積ノードを素子分
離溝に合わせるための合わせ余裕寸法を素子分離溝の幅
に設計する必要がない。このため、キャパシタの蓄積容
量を変えることなく、素子分離のための幅を狭くするこ
とができるので、スタックトキャパシタを用いた半導体
記憶素子の高集積化が可能になる。
ＳＯＩ基板の単結晶シリコン膜を貫通した状態に形成し
た素子分離溝によって第１，第２蓄積ノードは自己整合
的に分離されるので、各第１，第２蓄積ノードを素子分
離溝に合わせるための合わせ余裕寸法を素子分離溝の幅
に設計する必要がない。このため、キャパシタの蓄積容
量を変えることなく、素子分離のための幅を狭くするこ
とができるので、スタックトキャパシタを用いた半導体
記憶素子の高集積化が可能になる。
【図１】実施例の概略構成断面図である。
【図２】実施例の製造工程図である。
【図３】実施例の製造工程図である。
【図４】実施例の製造工程図である。
【図５】実施例の製造工程図である。
【図６】実施例の製造工程図である。
【図７】実施例の製造工程図である。
【図８】実施例の製造工程図である。
【図９】実施例の製造工程図である。
【図１０】実施例の製造工程図である。
【図１１】従来例の概略構成断面図である。
１ スタックトキャパシタ
１１ ＳＯＩ基板
１２ 絶縁体層
１３ 単結晶シリコン膜
１４ 素子分離溝
１６ａ 第１ワード線
１６ｂ 第２ワード線
１７ａ 第１絶縁膜
１７ｂ 第２絶縁膜
１８ 第１不純物拡散層
１９ 第２不純物拡散層
２２ａ 第１蓄積ノード
２２ｂ 第２蓄積ノード
２３ キャパシタ誘電膜
２４ セルプレート
Claims (1)
- 【請求項１】 絶縁体層と前記絶縁体層の上面に形成
した単結晶シリコン膜とより成るＳＯＩ基板と、前記単
結晶シリコン膜を貫通して前記絶縁体層に達する状態に
形成した素子分離溝と、前記素子分離溝の一方側で前記
単結晶シリコン膜の上層に形成した第１不純物拡散層に
接続したものであって前記第１不純物拡散層に隣接した
前記単結晶シリコン膜上の第１ワード線を覆う第１絶縁
膜上に形成した第１蓄積ノードと、前記素子分離溝の他
方側で前記単結晶シリコン膜の上層に形成した第２不純
物拡散層に接続したものであって前記第２不純物拡散層
に隣接した前記単結晶シリコン膜上の第２ワード線を覆
う第２絶縁膜上に形成した第２蓄積ノードと、前記素子
分離溝の内壁と前記第１蓄積ノードの表面と前記第２蓄
積ノードの表面とに連続した状態で形成したキャパシタ
誘電膜と、前記キャパシタ誘電膜の表面に形成したセル
プレートとによりなることを特徴とするスタックトキャ
パシタ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023954A JPH04239768A (ja) | 1991-01-23 | 1991-01-23 | スタックトキャパシタ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023954A JPH04239768A (ja) | 1991-01-23 | 1991-01-23 | スタックトキャパシタ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239768A true JPH04239768A (ja) | 1992-08-27 |
Family
ID=12124942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023954A Pending JPH04239768A (ja) | 1991-01-23 | 1991-01-23 | スタックトキャパシタ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4421633A1 (de) * | 1993-06-22 | 1995-02-02 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
| CN101976681A (zh) * | 2010-08-27 | 2011-02-16 | 东南大学 | 一种提高电流密度的p型绝缘体上硅横向器件及其制备工艺 |
-
1991
- 1991-01-23 JP JP3023954A patent/JPH04239768A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4421633A1 (de) * | 1993-06-22 | 1995-02-02 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
| DE4421633C2 (de) * | 1993-06-22 | 2001-02-22 | Mitsubishi Electric Corp | Halbleitereinrichtung, mit inselförmigen Halbleiterschichten in Matrixform, Verwendung derselben und Verfahren zur Herstellung derselben |
| CN101976681A (zh) * | 2010-08-27 | 2011-02-16 | 东南大学 | 一种提高电流密度的p型绝缘体上硅横向器件及其制备工艺 |
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