JP3173046B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】ＤＲＡＭでは、キャパシタ（容量）に電
荷が蓄積されることでデータが記憶される。そして、従
来のＤＲＡＭは、例えば図７のように構成されている。
同図（ａ）に示すように、セルを構成するトランスファ
ーゲートのソース領域は、キャパシタのストレージ電極
と一体的にシリコン基板に形成され、このストレージ電
極上にはキャパシタ用絶縁膜を介してプレート電極が形
成される。この従来技術では、１Ｍ−ＤＲＡＭが設計可
能になるが、キャパシタの占有面積が大きいため、更な
る高集積化は実現できない。
荷が蓄積されることでデータが記憶される。そして、従
来のＤＲＡＭは、例えば図７のように構成されている。
同図（ａ）に示すように、セルを構成するトランスファ
ーゲートのソース領域は、キャパシタのストレージ電極
と一体的にシリコン基板に形成され、このストレージ電
極上にはキャパシタ用絶縁膜を介してプレート電極が形
成される。この従来技術では、１Ｍ−ＤＲＡＭが設計可
能になるが、キャパシタの占有面積が大きいため、更な
る高集積化は実現できない。
【０００３】そこで、図７（ｂ）のように、シリコン基
板にトレンチ（縦型の溝）を形成し、ここにキャパシタ
を構成する技術が提案されている。この従来装置では、
トレンチ部のシリコン基板に不純物をドープすることで
ストレージ電極が形成され、絶縁膜を挟んでトレンチ内
にポリシリコンなどを埋め込むことでプレート電極が形
成されている。これによれば、４Ｍ−ＤＲＡＭ程度のも
のが設計可能になるが、より高集積化を進めていくと、
隣接するトレンチ間でストレージ電極同士が極めて近接
し、リーク電流が特性の劣化を招くようになる。
板にトレンチ（縦型の溝）を形成し、ここにキャパシタ
を構成する技術が提案されている。この従来装置では、
トレンチ部のシリコン基板に不純物をドープすることで
ストレージ電極が形成され、絶縁膜を挟んでトレンチ内
にポリシリコンなどを埋め込むことでプレート電極が形
成されている。これによれば、４Ｍ−ＤＲＡＭ程度のも
のが設計可能になるが、より高集積化を進めていくと、
隣接するトレンチ間でストレージ電極同士が極めて近接
し、リーク電流が特性の劣化を招くようになる。
【０００４】そこで、図７（ｃ）のような構造が提案さ
れている。この従来技術では、シリコン基板のトレンチ
内面にまず絶縁膜が形成され、この上にストレージ電極
としてのポリシリコン膜、キャパシタ用の絶縁膜および
プレート電極としてのポリシリコン膜が形成される。こ
れによれば、前述のようなトレンチ間リーク電流は生じ
ない。
れている。この従来技術では、シリコン基板のトレンチ
内面にまず絶縁膜が形成され、この上にストレージ電極
としてのポリシリコン膜、キャパシタ用の絶縁膜および
プレート電極としてのポリシリコン膜が形成される。こ
れによれば、前述のようなトレンチ間リーク電流は生じ
ない。
【０００５】
【発明が解決しようとする課題】しかし、図７（ｃ）に
示す従来装置では、微細化に伴なうマスク合せが極めて
難しい。特に、同図（ｃ）に符号Ａ1 、Ａ2 で示す位
置、すなわちトランスファーゲートのソース領域と、ス
トレージ電極のコンタクトをとるためのマスク合せの余
裕が著しく少ないため、例えば６４Ｍ−ＤＲＡＭなどの
作製が困難となる。本発明は、かかる問題点を解決する
ことを課題としている。
示す従来装置では、微細化に伴なうマスク合せが極めて
難しい。特に、同図（ｃ）に符号Ａ1 、Ａ2 で示す位
置、すなわちトランスファーゲートのソース領域と、ス
トレージ電極のコンタクトをとるためのマスク合せの余
裕が著しく少ないため、例えば６４Ｍ−ＤＲＡＭなどの
作製が困難となる。本発明は、かかる問題点を解決する
ことを課題としている。
【０００６】
【０００７】
【０００８】すなわち本発明は、上記課題を解決して、
更に高集積化が可能なダイナミック型の半導体記憶装置
を提供することを目的とする。
更に高集積化が可能なダイナミック型の半導体記憶装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、基板上に設け
られた半導体薄膜の一部分を用いて形成された薄膜トラ
ンジスタによりトランスファーゲートが構成され、前記
半導体薄膜の他の部分によりキャパシタのストレージ電
極が構成されている半導体記憶装置の製造方法であっ
て、前記基板上に酸化膜を形成する工程と、この基板の
前記キャパシタとなる領域にトレンチを形成する工程
と、このトレンチ内面に第1の絶縁膜を形成する工程
と、前記基板の前記薄膜トランジスタが形成される領域
及び前記トレンチ内面に第1の半導体層を形成する工程
と、前記トレンチ内面以外の前記基板上に第2の絶縁膜
を形成する工程と、前記第1の半導体層に不純物をドー
ピングして前記キャパシタのストレージ電極部分を形成
する工程と、前記第2の絶縁膜上と前記ストレージ電極
上に第3の絶縁膜を形成する工程と、前記トレンチ内面
の前記第3の絶縁膜上に第2の半導体層を形成する工程
と、前記薄膜トランジスタの形成領域上の前記第2の絶
縁膜及び第3の絶縁膜を除去して前記第1の半導体層を露
出する工程と、前記薄膜トランジスタの形成領域の前記
第1の半導体層上にゲート絶縁膜およびゲート電極を形
成する工程と、前記第１の半導体層にソース・ドレイン
領域を形成する工程とを有することを特徴とする。
られた半導体薄膜の一部分を用いて形成された薄膜トラ
ンジスタによりトランスファーゲートが構成され、前記
半導体薄膜の他の部分によりキャパシタのストレージ電
極が構成されている半導体記憶装置の製造方法であっ
て、前記基板上に酸化膜を形成する工程と、この基板の
前記キャパシタとなる領域にトレンチを形成する工程
と、このトレンチ内面に第1の絶縁膜を形成する工程
と、前記基板の前記薄膜トランジスタが形成される領域
及び前記トレンチ内面に第1の半導体層を形成する工程
と、前記トレンチ内面以外の前記基板上に第2の絶縁膜
を形成する工程と、前記第1の半導体層に不純物をドー
ピングして前記キャパシタのストレージ電極部分を形成
する工程と、前記第2の絶縁膜上と前記ストレージ電極
上に第3の絶縁膜を形成する工程と、前記トレンチ内面
の前記第3の絶縁膜上に第2の半導体層を形成する工程
と、前記薄膜トランジスタの形成領域上の前記第2の絶
縁膜及び第3の絶縁膜を除去して前記第1の半導体層を露
出する工程と、前記薄膜トランジスタの形成領域の前記
第1の半導体層上にゲート絶縁膜およびゲート電極を形
成する工程と、前記第１の半導体層にソース・ドレイン
領域を形成する工程とを有することを特徴とする。
【００１０】
【００１１】
【作用】本発明の構成によれば、薄膜トランジスタを用
いてトランスファーゲートを構成し、しかも薄膜トラン
ジスタを形成した半導体薄膜によりキャパシタのストレ
ージ電極を構成することで、トランスファーゲートとス
トレージ電極を接続するためのマスク合せを不要にして
いる。
いてトランスファーゲートを構成し、しかも薄膜トラン
ジスタを形成した半導体薄膜によりキャパシタのストレ
ージ電極を構成することで、トランスファーゲートとス
トレージ電極を接続するためのマスク合せを不要にして
いる。
【００１２】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。
詳細に説明する。
【００１３】図１は第１実施例に係わるＤＲＡＭの要部
を示し、同図（ａ）は平面図、同図（ｂ）はそのＡ1 −
Ａ2 線断面図である。図示の通り、シリコンなどの半導
体基板１にはトレンチ２Ａ〜２Ｃが形成され、トレンチ
２Ａとトレンチ２Ｂの間の酸化膜３上には、ポリシリコ
ンなどの半導体薄膜４が形成され、ゲート絶縁膜５を介
してゲート電極６Ａ、６Ｂが設けられている。トレンチ
２Ａの内面にはＳｉＯ2 などの絶縁膜３１が形成され、
この上にはトランスファーゲートともなる薄膜トランジ
スタのソース領域、ドレイン領域、チャネル領域を構成
する半導体薄膜４が延びており、トレンチ２Ａ内の半導
体薄膜４はキャパシタのストレージ電極を構成してい
る。そして、その上には誘電率の高い材料からなるキャ
パシタ用の絶縁膜７が形成され、その上にポリシリコン
などからなる半導体結晶層８が埋め込まれ、キャパシタ
のプレート電極を構成している。
を示し、同図（ａ）は平面図、同図（ｂ）はそのＡ1 −
Ａ2 線断面図である。図示の通り、シリコンなどの半導
体基板１にはトレンチ２Ａ〜２Ｃが形成され、トレンチ
２Ａとトレンチ２Ｂの間の酸化膜３上には、ポリシリコ
ンなどの半導体薄膜４が形成され、ゲート絶縁膜５を介
してゲート電極６Ａ、６Ｂが設けられている。トレンチ
２Ａの内面にはＳｉＯ2 などの絶縁膜３１が形成され、
この上にはトランスファーゲートともなる薄膜トランジ
スタのソース領域、ドレイン領域、チャネル領域を構成
する半導体薄膜４が延びており、トレンチ２Ａ内の半導
体薄膜４はキャパシタのストレージ電極を構成してい
る。そして、その上には誘電率の高い材料からなるキャ
パシタ用の絶縁膜７が形成され、その上にポリシリコン
などからなる半導体結晶層８が埋め込まれ、キャパシタ
のプレート電極を構成している。
【００１４】上記の構造によれば、ゲート電極６Ａ直下
の部分以外の半導体薄膜４および半導体結晶層８に不純
物をドープしておくことで、トランスファーゲートとし
ての薄膜トランジスタと、電荷蓄積のためのキャパシタ
を集積化できる。なお、その他のトランジスタ（周辺回
路のトランジスタ）については、半導体基板１に形成さ
れる通常のＭＯＳトランジスタとすればよい。
の部分以外の半導体薄膜４および半導体結晶層８に不純
物をドープしておくことで、トランスファーゲートとし
ての薄膜トランジスタと、電荷蓄積のためのキャパシタ
を集積化できる。なお、その他のトランジスタ（周辺回
路のトランジスタ）については、半導体基板１に形成さ
れる通常のＭＯＳトランジスタとすればよい。
【００１５】次に、上記構造のＤＲＡＭの製造工程を説
明する。なお、イオン注入、ＬＯＣＯＳ（選択酸化）、
リフトオフなどによる周辺のＭＯＳトランジスタの製造
プロセスについては、説明を省略する。
明する。なお、イオン注入、ＬＯＣＯＳ（選択酸化）、
リフトオフなどによる周辺のＭＯＳトランジスタの製造
プロセスについては、説明を省略する。
【００１６】まず、図２（ａ）のように、半導体基板１
を酸化し、ＳｉＯ2からなる厚さ５０００オングストロ
ーム程度の酸化膜３を形成する。そして、図示しないレ
ジストパターンをマスクとして、ＲＩＥ（反応性イオン
エッチング）などを用いてトレンチ２を形成する。次
に、トレンチ２の内面を酸化して絶縁膜３１を形成し、
不純物がドープされていない真性ポリシリコンからなる
半導体薄膜４を、厚さ１０００オングストローム程度で
形成する（同図（ｂ）参照）。
を酸化し、ＳｉＯ2からなる厚さ５０００オングストロ
ーム程度の酸化膜３を形成する。そして、図示しないレ
ジストパターンをマスクとして、ＲＩＥ（反応性イオン
エッチング）などを用いてトレンチ２を形成する。次
に、トレンチ２の内面を酸化して絶縁膜３１を形成し、
不純物がドープされていない真性ポリシリコンからなる
半導体薄膜４を、厚さ１０００オングストローム程度で
形成する（同図（ｂ）参照）。
【００１７】次に、図示しないレジストパターンにより
半導体薄膜４をパターンニングし、薄膜トランジスタの
形成領域およびトレンチ２の内面のみに半導体薄膜４を
残存させる。次に、ＣＶＤ（化学的気相成長）法などを
用いて、ＳｉＯ2 などからなる絶縁膜３２を２０００オ
ングストローム程度の厚さで堆積する。このとき絶縁膜
３２はトレンチ２の内面には、あまり堆積されることが
ない（同図（ｃ）参照）。
半導体薄膜４をパターンニングし、薄膜トランジスタの
形成領域およびトレンチ２の内面のみに半導体薄膜４を
残存させる。次に、ＣＶＤ（化学的気相成長）法などを
用いて、ＳｉＯ2 などからなる絶縁膜３２を２０００オ
ングストローム程度の厚さで堆積する。このとき絶縁膜
３２はトレンチ２の内面には、あまり堆積されることが
ない（同図（ｃ）参照）。
【００１８】次に、ウェットエッチング法などにより、
絶縁膜（ＣＶＤ−ＳｉＯ2 ）３２を軽くエッチングする
と、トレンチ２内面の半導体薄膜４は露出され、かつト
レンチ２の入口部は広くなる。そこで、不純物を半導体
薄膜４にドーピングすることにより、キャパシタのスト
レージ電極４１となるべき部分の半導体薄膜４を低抵抗
にする（図３（ａ）参照）。続いて、たとえば窒化シリ
コン膜、ＳｉＯ2 あるいはその多層膜からなるキャパシ
タ絶縁膜７を形成する。次いで、キャパシタのプレート
電極となるべき半導体結晶層８を全面に堆積し（同図
（ｂ）参照）、レジストパターン（図示せず）をマスク
としてエッチングすることにより、上記の半導体結晶層
８をパターンニングする（同図（Ｃ）参照）。なお、上
記の半導体結晶としては、不純物がドープされたポリシ
リコン（Ｄ−ｐｏｌｙ）を用いればよい。
絶縁膜（ＣＶＤ−ＳｉＯ2 ）３２を軽くエッチングする
と、トレンチ２内面の半導体薄膜４は露出され、かつト
レンチ２の入口部は広くなる。そこで、不純物を半導体
薄膜４にドーピングすることにより、キャパシタのスト
レージ電極４１となるべき部分の半導体薄膜４を低抵抗
にする（図３（ａ）参照）。続いて、たとえば窒化シリ
コン膜、ＳｉＯ2 あるいはその多層膜からなるキャパシ
タ絶縁膜７を形成する。次いで、キャパシタのプレート
電極となるべき半導体結晶層８を全面に堆積し（同図
（ｂ）参照）、レジストパターン（図示せず）をマスク
としてエッチングすることにより、上記の半導体結晶層
８をパターンニングする（同図（Ｃ）参照）。なお、上
記の半導体結晶としては、不純物がドープされたポリシ
リコン（Ｄ−ｐｏｌｙ）を用いればよい。
【００１９】次に、半導体薄膜４の上の窒化シリコン
膜、ＳｉＯ2 あるいはその多層膜からなるキャパシタ絶
縁膜７およびＳｉＯ2 からなる絶縁膜３２をエッチング
で除去し（図４（ａ）参照）、熱酸化などによって薄膜
トランジスタ用のゲート絶縁膜５を形成する（同図
（ｂ）参照）。しかる後、薄膜トランジスタ用のゲート
電極６Ａを形成し、これをマスクとして砒素イオン（Ａ
ｓ+ ）などをイオン注入することにより、半導体薄膜４
にソースおよびドレイン領域４２、４３を形成する。こ
のとき、チャネル領域４４は真性のまま残される（同図
（Ｃ）参照）。なお、Ａｓ+ のドーズ量は３×１０15ｃ
ｍ-2程度にすればよい。上記の実施例によれば、簡単な
工程によってトランスファーゲートとしての薄膜トラン
ジスタと、トレンチ内のキャパシタを実現できる。そし
て、薄膜トランジスタはトレンチ近傍の酸化膜上に形成
できるので、高集積化が可能となり、またキャパシタと
トランスファーゲートを接続するための配線も不要とな
る。
膜、ＳｉＯ2 あるいはその多層膜からなるキャパシタ絶
縁膜７およびＳｉＯ2 からなる絶縁膜３２をエッチング
で除去し（図４（ａ）参照）、熱酸化などによって薄膜
トランジスタ用のゲート絶縁膜５を形成する（同図
（ｂ）参照）。しかる後、薄膜トランジスタ用のゲート
電極６Ａを形成し、これをマスクとして砒素イオン（Ａ
ｓ+ ）などをイオン注入することにより、半導体薄膜４
にソースおよびドレイン領域４２、４３を形成する。こ
のとき、チャネル領域４４は真性のまま残される（同図
（Ｃ）参照）。なお、Ａｓ+ のドーズ量は３×１０15ｃ
ｍ-2程度にすればよい。上記の実施例によれば、簡単な
工程によってトランスファーゲートとしての薄膜トラン
ジスタと、トレンチ内のキャパシタを実現できる。そし
て、薄膜トランジスタはトレンチ近傍の酸化膜上に形成
できるので、高集積化が可能となり、またキャパシタと
トランスファーゲートを接続するための配線も不要とな
る。
【００２０】次に、図５および図６を参照して、本発明
の関連技術に係わるＤＲＡＭの製造工程を説明する。な
お、この場合にも、周辺回路を構成するＭＯＳトランジ
スタの製造プロセスは省略してある。
の関連技術に係わるＤＲＡＭの製造工程を説明する。な
お、この場合にも、周辺回路を構成するＭＯＳトランジ
スタの製造プロセスは省略してある。
【００２１】まず、図５（ａ）のように、半導体基板１
の上面に５０００オングストローム程度の厚さの酸化膜
３を形成し、トレンチ２を開孔する。そして、トレンチ
２の内面を酸化して絶縁膜３１を形成し、ドープドポリ
シリコンなどからなる半導体薄膜４５を形成する。これ
が、キャパシタのプレート電極となり、厚さは１０００
オングストロームとする。次に、ＣＶＤ法によってＳｉ
Ｏ2 などを２０００オングストロームの厚さで堆積し、
絶縁膜３２を形成し（同図（ｂ）参照）、軽くエッチン
グすることにより、トレンチ２の内面のＳｉＯ2 を除去
する。このとき、トレンチ２の開口部も大きくなる。
の上面に５０００オングストローム程度の厚さの酸化膜
３を形成し、トレンチ２を開孔する。そして、トレンチ
２の内面を酸化して絶縁膜３１を形成し、ドープドポリ
シリコンなどからなる半導体薄膜４５を形成する。これ
が、キャパシタのプレート電極となり、厚さは１０００
オングストロームとする。次に、ＣＶＤ法によってＳｉ
Ｏ2 などを２０００オングストロームの厚さで堆積し、
絶縁膜３２を形成し（同図（ｂ）参照）、軽くエッチン
グすることにより、トレンチ２の内面のＳｉＯ2 を除去
する。このとき、トレンチ２の開口部も大きくなる。
【００２２】しかる後、ＳｉＯ2 やＳｉ3 Ｎ4 あるいは
その多層膜などからなるキャパシタ用の絶縁膜７を形成
し（同図（ｃ）参照）、全面にドープドポリシリコンを
堆積し、エッチバックすることにより、トレンチ２内に
キャパシタのストレージ電極となる半導体結晶層４６を
埋め込む（図６（ａ）参照）。次に、真性（ノンドー
プ）のポリシリコンを堆積してパターンニングすること
により、薄膜トランジスタを構成するための半導体薄膜
４７を形成する。ここで、半導体薄膜４７の一部は、ス
トレージ電極となる半導体結晶層４６の上になるように
する。その後、１００オングストロームの厚さのゲート
絶縁膜５を形成する（同図（ｂ）参照）。しかる後、ゲ
ート電極６を形成し、Ａｓ+ などをイオン注入すること
により、ソース領域４２、ドレイン領域４３およびチャ
ネル領域４４を形成することで、同図（ｃ）の構造が得
られる。
その多層膜などからなるキャパシタ用の絶縁膜７を形成
し（同図（ｃ）参照）、全面にドープドポリシリコンを
堆積し、エッチバックすることにより、トレンチ２内に
キャパシタのストレージ電極となる半導体結晶層４６を
埋め込む（図６（ａ）参照）。次に、真性（ノンドー
プ）のポリシリコンを堆積してパターンニングすること
により、薄膜トランジスタを構成するための半導体薄膜
４７を形成する。ここで、半導体薄膜４７の一部は、ス
トレージ電極となる半導体結晶層４６の上になるように
する。その後、１００オングストロームの厚さのゲート
絶縁膜５を形成する（同図（ｂ）参照）。しかる後、ゲ
ート電極６を形成し、Ａｓ+ などをイオン注入すること
により、ソース領域４２、ドレイン領域４３およびチャ
ネル領域４４を形成することで、同図（ｃ）の構造が得
られる。
【００２３】この関連技術によれば、次のような格別の
効果が奏される。すなわち、この関連技術ではプレート
電極となる半導体薄膜４５上に、絶縁膜３２を介して薄
膜トランジスタのトランスファーゲートが形成されてい
る。ところで、６４メガビット以上のＤＲＡＭではプレ
ート電極の加工もＲＩＥが必要になるが、このプレート
電極が上になっていると、下地の段差によってポリシリ
コンの残りが生じる。関連技術では、トランスファーゲ
ートを薄膜トランジスタで構成しているので、プレート
電極をトランスファーゲートの下に形成できる。このた
め、下地の段差が少ないので、ポリシリコンの残りは生
じない。また、セル部ではプレート電極を加工する必要
がないので、ゲート・プレート間のリークの問題も生じ
ない。さらに、素子分離の工夫が不要になる利点があ
り、この点は第１実施例でも同様である。
効果が奏される。すなわち、この関連技術ではプレート
電極となる半導体薄膜４５上に、絶縁膜３２を介して薄
膜トランジスタのトランスファーゲートが形成されてい
る。ところで、６４メガビット以上のＤＲＡＭではプレ
ート電極の加工もＲＩＥが必要になるが、このプレート
電極が上になっていると、下地の段差によってポリシリ
コンの残りが生じる。関連技術では、トランスファーゲ
ートを薄膜トランジスタで構成しているので、プレート
電極をトランスファーゲートの下に形成できる。このた
め、下地の段差が少ないので、ポリシリコンの残りは生
じない。また、セル部ではプレート電極を加工する必要
がないので、ゲート・プレート間のリークの問題も生じ
ない。さらに、素子分離の工夫が不要になる利点があ
り、この点は第１実施例でも同様である。
【００２４】
【発明の効果】以上、詳細に説明した通り本発明では、
薄膜トランジスタを用いてトランスファーゲートを構成
し、しかも薄膜トランジスタを形成した半導体膜の他の
部分によりキャパシタのストレージ電極を構成したの
で、マスク合せの困難性が根本的に解消できる。
薄膜トランジスタを用いてトランスファーゲートを構成
し、しかも薄膜トランジスタを形成した半導体膜の他の
部分によりキャパシタのストレージ電極を構成したの
で、マスク合せの困難性が根本的に解消できる。
【図１】第１実施例に係わるＤＲＡＭの平面図および断
面図である。
面図である。
【図２】第１実施例に係わるＤＲＡＭの製造工程（最初
の段階）を示す断面図である。
の段階）を示す断面図である。
【図３】第１実施例に係わるＤＲＡＭの製造工程（次の
段階）を示す断面図である。
段階）を示す断面図である。
【図４】第１実施例に係わるＤＲＡＭの製造工程（その
次の段階）を示す断面図である。
次の段階）を示す断面図である。
【図５】本発明の関連技術に係わるＤＲＡＭの製造工程
（前半の段階）を示す断面図である。
（前半の段階）を示す断面図である。
【図６】本発明の関連技術に係わるＤＲＡＭの製造工程
（後半の段階）を示す断面図である。
（後半の段階）を示す断面図である。
【図７】従来のＤＲＡＭの断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】基板上に設けられた半導体薄膜の一部分を
用いて形成された薄膜トランジスタによりトランスファ
ーゲートが構成され、前記半導体薄膜の他の部分により
キャパシタのストレージ電極が構成されている半導体記
憶装置の製造方法であって、前記基板上に酸化膜を形成
する工程と、この基板の前記キャパシタとなる領域にト
レンチを形成する工程と、このトレンチ内面に第1の絶
縁膜を形成する工程と、前記基板の前記薄膜トランジス
タが形成される領域及び前記トレンチ内面に第1の半導
体層を形成する工程と、前記トレンチ内面以外の前記基
板上に第2の絶縁膜を形成する工程と、前記第1の半導体
層に不純物をドーピングして前記キャパシタのストレー
ジ電極部分を形成する工程と、前記第2の絶縁膜上と前
記ストレージ電極上に第3の絶縁膜を形成する工程と、
前記トレンチ内面の前記第3の絶縁膜上に第2の半導体層
を形成する工程と、前記薄膜トランジスタの形成領域上
の前記第2の絶縁膜及び第3の絶縁膜を除去して前記第1
の半導体層を露出する工程と、前記薄膜トランジスタの
形成領域の前記第1の半導体層上にゲート絶縁膜および
ゲート電極を形成する工程と、前記第１の半導体層にソ
ース・ドレイン領域を形成する工程とを有することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17131691A JP3173046B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17131691A JP3173046B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521746A JPH0521746A (ja) | 1993-01-29 |
| JP3173046B2 true JP3173046B2 (ja) | 2001-06-04 |
Family
ID=15920993
Family Applications (1)
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| JP17131691A Expired - Lifetime JP3173046B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3173046B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-07-11 JP JP17131691A patent/JP3173046B2/ja not_active Expired - Lifetime
Also Published As
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| JPH0521746A (ja) | 1993-01-29 |
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