JP2619101B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2619101B2 JP2619101B2 JP2057527A JP5752790A JP2619101B2 JP 2619101 B2 JP2619101 B2 JP 2619101B2 JP 2057527 A JP2057527 A JP 2057527A JP 5752790 A JP5752790 A JP 5752790A JP 2619101 B2 JP2619101 B2 JP 2619101B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置及びその製造方法に関し、特
にDRAMのより高集積化・高密度化を可能にできる半導体
装置の構造及びその製造方法に関するものである。
にDRAMのより高集積化・高密度化を可能にできる半導体
装置の構造及びその製造方法に関するものである。
第３図は従来の半導体装置を示す断面図であり、図に
おいて、１はシリコン基板、２は素子分離領域、３はゲ
ート絶縁膜、４はゲート電極、５は絶縁膜サイドウォー
ルスペーサ、６は不純物領域、７は電荷蓄積電極、８は
キャパシタ絶縁膜、９は電荷プレート電極、10は層間絶
縁膜、11は読み出し・書き込み電極である。
おいて、１はシリコン基板、２は素子分離領域、３はゲ
ート絶縁膜、４はゲート電極、５は絶縁膜サイドウォー
ルスペーサ、６は不純物領域、７は電荷蓄積電極、８は
キャパシタ絶縁膜、９は電荷プレート電極、10は層間絶
縁膜、11は読み出し・書き込み電極である。
次に動作について説明する。
ゲート電極４にある電圧を印加すると、ゲート絶縁膜
３直下の半導体基板表面にチャネルが形成される。その
チャネルを通して読み出し・書き込み電極（ビット線）
11より電荷蓄積電極7,キャパシタ絶縁膜8,電荷プレート
電極９からなる電荷蓄積用キャパシタに電荷を蓄えた
り、取り出したりして情報の書き込み・読み出しを行
う。
３直下の半導体基板表面にチャネルが形成される。その
チャネルを通して読み出し・書き込み電極（ビット線）
11より電荷蓄積電極7,キャパシタ絶縁膜8,電荷プレート
電極９からなる電荷蓄積用キャパシタに電荷を蓄えた
り、取り出したりして情報の書き込み・読み出しを行
う。
ところで、近年、LSIの高密度化・高集積化に伴い、
電荷を蓄積するためのキャパシタ面積（電荷蓄積電極）
がどんどん小さくなっており、容量とキャパシタ面積と
が比例するため、ソフトエラーに強い十分な容量が得ら
れなくなっている。
電荷を蓄積するためのキャパシタ面積（電荷蓄積電極）
がどんどん小さくなっており、容量とキャパシタ面積と
が比例するため、ソフトエラーに強い十分な容量が得ら
れなくなっている。
従来の半導体装置は上述のように構成されているた
め、電荷蓄積電極の表面積のうち上部面積の寄与が非常
に大きく、従ってLSIの微細化に伴う電荷蓄積電極の平
面積の減少に伴って、この構造ではもはや十分な容量が
得られないという問題点があった。
め、電荷蓄積電極の表面積のうち上部面積の寄与が非常
に大きく、従ってLSIの微細化に伴う電荷蓄積電極の平
面積の減少に伴って、この構造ではもはや十分な容量が
得られないという問題点があった。
また、特開平２−260454号公報には、メモリ装置の製
造方法において、小さい基板上の表面積で、より大きな
上記容量を得るようにしたものが開示されている。しか
るに、この製造方法における柱状体の除去工程では、基
板に対して垂直に形成された第２の導電層を形成したの
ちレジストを塗布し、このレジストに開口を設けて、ウ
エットエッチングにより上記柱状体を除去するようにし
ており、この方法は工程が複雑であるという問題点があ
った。
造方法において、小さい基板上の表面積で、より大きな
上記容量を得るようにしたものが開示されている。しか
るに、この製造方法における柱状体の除去工程では、基
板に対して垂直に形成された第２の導電層を形成したの
ちレジストを塗布し、このレジストに開口を設けて、ウ
エットエッチングにより上記柱状体を除去するようにし
ており、この方法は工程が複雑であるという問題点があ
った。
この発明は上記のような従来のものの問題点を解消す
るためになされたもので、LSIが微細化されても十分な
キャパシタ容量を得ることができる半導体装置及びその
製造方法を得ることを目的とする。
るためになされたもので、LSIが微細化されても十分な
キャパシタ容量を得ることができる半導体装置及びその
製造方法を得ることを目的とする。
第１の発明に係る半導体装置の製造方法は、第１の導
電型を有する半導体基板の表面部分に、素子分離領域を
形成する工程と、前記素子分離領域に囲まれた表面領域
内に、第１の導電層からなるゲート電極を、前記半導体
基板との間に第１の絶縁層を介して形成する工程と、前
記素子分離領域に囲まれた前記表面領域内であって、前
記ゲート電極のほぼ外部に、第２の導電型の不純物拡散
領域を形成する工程と、単位容量素子を形成しない部分
の前記不純物拡散領域に、窒化膜を形成する工程と、単
位容量素子を形成する部分の前記不純物拡散領域と電気
的に接続された、前記窒化膜上に延在する第２の導電層
を形成する工程と、前記第２の導電層の上部に、第２の
絶縁層を、その最上面がほぼ平面になる程度まで厚く形
成する工程と、単位容量素子を形成しない部分の前記第
２の絶縁層を除去することにより、単位容量素子を形成
する部分に、第２の絶縁層のパターンを形成する工程
と、第２の絶縁層の前記パターンの側面上に、第３の導
電層を形成する工程と、前記第２の導電層および前記第
３の導電層を、前記第２の絶縁層および前記窒化膜が露
出するまで、異方性エッチングで部分的に除去すること
により、前記第２の導電層の残された部分と、前記第３
の導電層の、前記半導体基板に対してほぼ垂直であって
前記第２の導電層の前記残された部分の側壁部に接する
とともに前記側壁部の側面とほぼ同一平面を側面とする
立壁部とを有する、単位容量素子の下部電極を形成する
工程と、前記立壁部内の前記第２の絶縁層を除去する工
程と、前記下部電極を構成する前記第２の導電層の露出
部、および前記立壁部とを被覆する、前記単位容量素子
の誘電膜である第３の絶縁層を形成する工程と、前記第
３の絶縁層上に、前記単位容量素子の上部電極である第
４の導電層を形成する工程とを備えたものである。
電型を有する半導体基板の表面部分に、素子分離領域を
形成する工程と、前記素子分離領域に囲まれた表面領域
内に、第１の導電層からなるゲート電極を、前記半導体
基板との間に第１の絶縁層を介して形成する工程と、前
記素子分離領域に囲まれた前記表面領域内であって、前
記ゲート電極のほぼ外部に、第２の導電型の不純物拡散
領域を形成する工程と、単位容量素子を形成しない部分
の前記不純物拡散領域に、窒化膜を形成する工程と、単
位容量素子を形成する部分の前記不純物拡散領域と電気
的に接続された、前記窒化膜上に延在する第２の導電層
を形成する工程と、前記第２の導電層の上部に、第２の
絶縁層を、その最上面がほぼ平面になる程度まで厚く形
成する工程と、単位容量素子を形成しない部分の前記第
２の絶縁層を除去することにより、単位容量素子を形成
する部分に、第２の絶縁層のパターンを形成する工程
と、第２の絶縁層の前記パターンの側面上に、第３の導
電層を形成する工程と、前記第２の導電層および前記第
３の導電層を、前記第２の絶縁層および前記窒化膜が露
出するまで、異方性エッチングで部分的に除去すること
により、前記第２の導電層の残された部分と、前記第３
の導電層の、前記半導体基板に対してほぼ垂直であって
前記第２の導電層の前記残された部分の側壁部に接する
とともに前記側壁部の側面とほぼ同一平面を側面とする
立壁部とを有する、単位容量素子の下部電極を形成する
工程と、前記立壁部内の前記第２の絶縁層を除去する工
程と、前記下部電極を構成する前記第２の導電層の露出
部、および前記立壁部とを被覆する、前記単位容量素子
の誘電膜である第３の絶縁層を形成する工程と、前記第
３の絶縁層上に、前記単位容量素子の上部電極である第
４の導電層を形成する工程とを備えたものである。
また、第２の発明に係る半導体装置の製造方法は、第
２の導電層および第３の導電層を、第２の絶縁層および
窒化膜が露出するまで、異方性エッチングで部分的に除
去することにより、前記第２の導電層の残された部分と
前記第３の導電層の立壁部とを有する、単位容量素子の
下部電極を形成する工程において、前記第２の導電層の
残された部分が前記窒化膜上に延在するものである。
２の導電層および第３の導電層を、第２の絶縁層および
窒化膜が露出するまで、異方性エッチングで部分的に除
去することにより、前記第２の導電層の残された部分と
前記第３の導電層の立壁部とを有する、単位容量素子の
下部電極を形成する工程において、前記第２の導電層の
残された部分が前記窒化膜上に延在するものである。
上記のように、第２の導電層および第３の導電層を、
第２の絶縁層および窒化膜が露出するまで、異方性エッ
チングで部分的に除去することにより形成した、第２の
導電層の残された部分と、第３の導電層の、半導体基板
に対してほぼ垂直であって第２の導電層の前記残された
部分の側壁部に接するとともに側壁部の側面とほぼ同一
平面を側面とする立壁部とを有する、単位容量素子の下
部電極は、単位容量素子の下部電極の表面積を広くする
とともに、キャパシタ耐圧が劣化しやすいエッジ部を生
じない。
第２の絶縁層および窒化膜が露出するまで、異方性エッ
チングで部分的に除去することにより形成した、第２の
導電層の残された部分と、第３の導電層の、半導体基板
に対してほぼ垂直であって第２の導電層の前記残された
部分の側壁部に接するとともに側壁部の側面とほぼ同一
平面を側面とする立壁部とを有する、単位容量素子の下
部電極は、単位容量素子の下部電極の表面積を広くする
とともに、キャパシタ耐圧が劣化しやすいエッジ部を生
じない。
また、第２の導電層の残された部分の下部に、それと
重複して存在する窒化膜は、窒化膜上の第２の絶縁膜を
除去するときに、窒化膜の下層への除去液の侵入を十分
に防止する。
重複して存在する窒化膜は、窒化膜上の第２の絶縁膜を
除去するときに、窒化膜の下層への除去液の侵入を十分
に防止する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置を示す断
面図、第２図は第１図の装置の工程フローを示す断面工
程図である。
面図、第２図は第１図の装置の工程フローを示す断面工
程図である。
本発明の一実施例による製造方法を図について説明す
る。
る。
まず、第２図（ａ）に示すように、シリコン基板１の
主面側全体を熱酸化２し、さらに全面に窒化膜３をCVD
法でデポする。
主面側全体を熱酸化２し、さらに全面に窒化膜３をCVD
法でデポする。
その後、写真製版により上記窒化膜３の上の分離領域
以外の領域にレジスト４を残し、これをマスクとして異
方性エッチングで上記窒化膜３を分離領域以外のところ
に残す（第２図（ｂ））。
以外の領域にレジスト４を残し、これをマスクとして異
方性エッチングで上記窒化膜３を分離領域以外のところ
に残す（第２図（ｂ））。
さらにレジスト除去後、上記窒化膜３をマスクとして
選択的に熱酸化し、分離酸化膜５を形成する（第２図
（ｃ））。
選択的に熱酸化し、分離酸化膜５を形成する（第２図
（ｃ））。
その後、窒化膜３と熱酸化膜２を除去して新たに基板
１全面を熱酸化６し、及びCVD法によって多結晶シリコ
ン膜７をデポし、さらに酸化膜８をデポする（第２図
（ｄ））。
１全面を熱酸化６し、及びCVD法によって多結晶シリコ
ン膜７をデポし、さらに酸化膜８をデポする（第２図
（ｄ））。
次に、上記多結晶シリコン膜7,酸化膜８をレジスト９
をマスクにして異方性エッチングすることでゲート電極
10を形成する（第２図（ｅ））。
をマスクにして異方性エッチングすることでゲート電極
10を形成する（第２図（ｅ））。
レジスト除去後、上記分離領域５、及びゲート電極10
以外の表面領域に1016〜1019cm-8程度の比較的低濃度の
第２の導電型の不純物13を注入し、その後、基板１全面
にCVD法で酸化膜をデポしてレジストなどで全面異方性
エッチングすることで、ゲート電極10の側壁部に酸化膜
サイドウォール12を形成する（第２図（ｆ））。
以外の表面領域に1016〜1019cm-8程度の比較的低濃度の
第２の導電型の不純物13を注入し、その後、基板１全面
にCVD法で酸化膜をデポしてレジストなどで全面異方性
エッチングすることで、ゲート電極10の側壁部に酸化膜
サイドウォール12を形成する（第２図（ｆ））。
次にレジスト除去後、ゲート電極10と分離領域５以外
の表面領域に1018〜1021cm-3程度の比較的高濃度の不純
物14を注入し、さらに全面に窒化膜15をデポした後、ゲ
ート電極10の両側の不純物領域のどちらか一方以外の領
域に上記窒化膜15を残し（第２図（ｆ））、さらにゲー
ト電極10の両側の不純物領域のどちらか一方の少なくと
も一部に接するように基板１全面に多結晶シリコン16及
び層間絶縁膜17をCVD法でデポする（第２図（ｇ））。
の表面領域に1018〜1021cm-3程度の比較的高濃度の不純
物14を注入し、さらに全面に窒化膜15をデポした後、ゲ
ート電極10の両側の不純物領域のどちらか一方以外の領
域に上記窒化膜15を残し（第２図（ｆ））、さらにゲー
ト電極10の両側の不純物領域のどちらか一方の少なくと
も一部に接するように基板１全面に多結晶シリコン16及
び層間絶縁膜17をCVD法でデポする（第２図（ｇ））。
次にレジスト18をマスクとして異方性エッチングによ
り所望の部分に層間絶縁膜のパターン17aを残し、さら
にレジスト18除去後、全面にさらに多結晶シリコン19を
デポしてレジストマスクなしで全面異方性エッチングす
ることで、上記多結晶シリコン19を層間絶縁膜の上記パ
ターン17aの側壁に残す（第２図（ｈ））。
り所望の部分に層間絶縁膜のパターン17aを残し、さら
にレジスト18除去後、全面にさらに多結晶シリコン19を
デポしてレジストマスクなしで全面異方性エッチングす
ることで、上記多結晶シリコン19を層間絶縁膜の上記パ
ターン17aの側壁に残す（第２図（ｈ））。
その後、全面をウェットエッチングすることで、層間
絶縁膜の上記パターン17aを除去して（第２図（ｉ）、
さらに全面に窒化膜20と酸化膜21からなる誘電膜を形成
し、さらに全面に多結晶シリコン膜22をCVD法でデポし
てキャパシタとする（第２図（ｊ））。
絶縁膜の上記パターン17aを除去して（第２図（ｉ）、
さらに全面に窒化膜20と酸化膜21からなる誘電膜を形成
し、さらに全面に多結晶シリコン膜22をCVD法でデポし
てキャパシタとする（第２図（ｊ））。
さらに多結晶シリコン22の全面にCVD法で酸化膜23を
デポして（第２図（ｋ））、次に上記キャパシタの電荷
蓄積電極16,19が基板と接しているところ以外の不純物
領域上の上記酸化膜23,多結晶シリコン膜22,誘電膜20,2
1、さらに窒化膜15を、順にレジストをマスクとしてエ
ッチングし、さらにその上部にCVD法で酸化膜24をデポ
して全面をマスクなしで異方性エッチングすることで上
記多結晶シリコン膜22,誘電膜20,21の側面に上記酸化膜
24からなるサイドウォールスペーサを形成する（第２図
（ｌ））。
デポして（第２図（ｋ））、次に上記キャパシタの電荷
蓄積電極16,19が基板と接しているところ以外の不純物
領域上の上記酸化膜23,多結晶シリコン膜22,誘電膜20,2
1、さらに窒化膜15を、順にレジストをマスクとしてエ
ッチングし、さらにその上部にCVD法で酸化膜24をデポ
して全面をマスクなしで異方性エッチングすることで上
記多結晶シリコン膜22,誘電膜20,21の側面に上記酸化膜
24からなるサイドウォールスペーサを形成する（第２図
（ｌ））。
このような本発明の実施例による製造方法では、垂直
部を形成する際の形成工程において、多結晶シリコン16
の側壁部と多結晶シリコン19の外壁部とが同一平面に形
成された垂直面が容易な工程で形成できる。しかも特開
平２−260454号公報に示された製造方法のように層間絶
縁膜17（柱状体）の除去工程において、上記垂直に形成
された導電層を形成したのちレジストを塗布し、これに
開口を設けて、ウェットエッチングにより柱状体である
層間絶縁膜を除去する方法に比し、本発明の製造方法で
は、上記垂直に形成された導電層を形成したのち全面を
ウエットエッチングするだけの工程で層間絶縁膜17を除
去できるため、上記単位容量素子部の形成工程をより簡
略化することができる効果がある。
部を形成する際の形成工程において、多結晶シリコン16
の側壁部と多結晶シリコン19の外壁部とが同一平面に形
成された垂直面が容易な工程で形成できる。しかも特開
平２−260454号公報に示された製造方法のように層間絶
縁膜17（柱状体）の除去工程において、上記垂直に形成
された導電層を形成したのちレジストを塗布し、これに
開口を設けて、ウェットエッチングにより柱状体である
層間絶縁膜を除去する方法に比し、本発明の製造方法で
は、上記垂直に形成された導電層を形成したのち全面を
ウエットエッチングするだけの工程で層間絶縁膜17を除
去できるため、上記単位容量素子部の形成工程をより簡
略化することができる効果がある。
なお、上記実施例では素子間分離にLOCOSを用いた
が、これはトレンチ内に酸化膜を埋め込んだトレンチ分
離、あるいはトランジスタ分離を用いても良い。
が、これはトレンチ内に酸化膜を埋め込んだトレンチ分
離、あるいはトランジスタ分離を用いても良い。
また、上記実施例ではトランジスタのソース／ドレイ
ンにLDD構造のものを採用したが、これはシングルトラ
ンジスタ,DDDトランジスタ，あるいはゲートオーバーラ
ップトランジスタなどトランジスタとして働くものであ
ればどんな構造のものでもよく、上記実施例と同様の効
果を奏する。
ンにLDD構造のものを採用したが、これはシングルトラ
ンジスタ,DDDトランジスタ，あるいはゲートオーバーラ
ップトランジスタなどトランジスタとして働くものであ
ればどんな構造のものでもよく、上記実施例と同様の効
果を奏する。
また、上記実施例では種々の電極に多結晶シリコンを
用いたが、これは金属あるいは金属のケイ化物を用いて
もよく、またそれらをいくつか重ね合わせた重ね膜を用
いてもよい。
用いたが、これは金属あるいは金属のケイ化物を用いて
もよく、またそれらをいくつか重ね合わせた重ね膜を用
いてもよい。
この発明は、以上説明したように構成されているの
で、以下に示すような効果を奏する。
で、以下に示すような効果を奏する。
第１の発明によれば、第２の導電層上の単位容量素子
を形成する部分に、その最上面がほぼ平面に成る程度ま
で厚く堆積された、第２の絶縁層の凸状パターンを残
し、その側壁上に第３の導電層を形成してから異方性エ
ッチングで、単位容量素子の下部電極の立壁部を形成し
たので、単位容量素子の下部電極の表面積を広くしてキ
ャパシタ容量を増加することができ、特にこのパターン
が、このパターンとその隣のパターンとが解像限界の関
係にある最大寸法である場合は、解像限界のときに得ら
れる大きさ以上の大きさの、単位容量素子の下部電極が
得られて、LSIが微細化されても十分なキャパシタ容量
を得ることができる半導体装置を実現できる。
を形成する部分に、その最上面がほぼ平面に成る程度ま
で厚く堆積された、第２の絶縁層の凸状パターンを残
し、その側壁上に第３の導電層を形成してから異方性エ
ッチングで、単位容量素子の下部電極の立壁部を形成し
たので、単位容量素子の下部電極の表面積を広くしてキ
ャパシタ容量を増加することができ、特にこのパターン
が、このパターンとその隣のパターンとが解像限界の関
係にある最大寸法である場合は、解像限界のときに得ら
れる大きさ以上の大きさの、単位容量素子の下部電極が
得られて、LSIが微細化されても十分なキャパシタ容量
を得ることができる半導体装置を実現できる。
また、第２の発明によれば、第２の導電層および第３
の導電層を、前記第２の絶縁層および前記窒化膜が露出
するまで、異方性エッチングで部分的に除去することに
より、単位容量素子の下部電極を形成する工程におい
て、前記第２の導電層の残された部分を前記窒化膜上に
延在させたので、窒化膜上の第２の絶縁膜を除去すると
きに、窒化膜の下層への除去液の侵入を十分に防止し
て、電気特性の良好な半導体装置を実現できる。
の導電層を、前記第２の絶縁層および前記窒化膜が露出
するまで、異方性エッチングで部分的に除去することに
より、単位容量素子の下部電極を形成する工程におい
て、前記第２の導電層の残された部分を前記窒化膜上に
延在させたので、窒化膜上の第２の絶縁膜を除去すると
きに、窒化膜の下層への除去液の侵入を十分に防止し
て、電気特性の良好な半導体装置を実現できる。
第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図は第１図の装置の製造方法の工程フローを
示す断面工程図、第３図は従来の半導体装置の構造を示
す断面図である。 図において、１は半導体基板、２は素子分離領域、３は
第１の絶縁層、４はゲート電極、６は不純物拡散領域、
７は立壁部、８は第３の絶縁層、９は第４の導電層、15
は窒化膜、16は第２の導電層、17は第２の絶縁層、17a
は第２の絶縁層のパターン、19は第３の導電層である。 なお図中同一符号は同一又は相当部分を示す。
面図、第２図は第１図の装置の製造方法の工程フローを
示す断面工程図、第３図は従来の半導体装置の構造を示
す断面図である。 図において、１は半導体基板、２は素子分離領域、３は
第１の絶縁層、４はゲート電極、６は不純物拡散領域、
７は立壁部、８は第３の絶縁層、９は第４の導電層、15
は窒化膜、16は第２の導電層、17は第２の絶縁層、17a
は第２の絶縁層のパターン、19は第３の導電層である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】第１の導電型を有する半導体基板の表面部
分に、素子分離領域を形成する工程と、 前記素子分離領域に囲まれた表面領域内に、第１の導電
層からなるゲート電極を、前記半導体基板との間に第１
の絶縁層を介して形成する工程と、 前記素子分離領域に囲まれた前記表面領域内であって、
前記ゲート電極のほぼ外部に、第２の導電型の不純物拡
散領域を形成する工程と、 単位容量素子を形成しない部分の前記不純物拡散領域
に、窒化膜を形成する工程と、 単位容量素子を形成する部分の前記不純物拡散領域と電
気的に接続された、前記窒化膜上に延在する第２の導電
層を形成する工程と、 前記第２の導電層の上部に、第２の絶縁層を、その最上
面がほぼ平面になる程度まで厚く形成する工程と、 単位容量素子を形成しない部分の前記第２の絶縁層を除
去することにより、単位容量素子を形成する部分に、第
２の絶縁層のパターンを形成する工程と、 第２の絶縁層の前記パターンの側面上に、第３の導電層
を形成する工程と、 前記第２の導電層および前記第３の導電層を、前記第２
の絶縁層および前記窒化膜が露出するまで、異方性エッ
チングで部分的に除去することにより、前記第２の導電
層の残された部分と、前記第３の導電層の、前記半導体
基板に対してほぼ垂直であって前記第２の導電層の前記
残された部分の側壁部に接するとともに前記側壁部の側
面とほぼ同一平面を側面とする立壁部とを有する、単位
容量素子の下部電極を形成する工程と、 前記立壁部内の前記第２の絶縁層を除去する工程と、 前記下部電極を構成する前記第２の導電層の露出部、お
よび前記立壁部とを被覆する、前記単位容量素子の誘電
膜である第３の絶縁層を形成する工程と、 前記第３の絶縁層上に、前記単位容量素子の上部電極で
ある第４の導電層を形成する工程と を備えた、半導体装置の製造方法。 - 【請求項２】第２の導電層および第３の導電層を、第２
の絶縁層および窒化膜が露出するまで、異方性エッチン
グで部分的に除去することにより、前記第２の導電層の
残された部分と前記第３の導電層の立壁部とを有する、
単位容量素子の下部電極を形成する工程において、前記
第２の導電層の残された部分が前記窒化膜上に延在する
ことを特徴とする、請求項１に記載の半導体装置の製造
方法。
Priority Applications (1)
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|---|---|---|---|
| JP2057527A JP2619101B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057527A JP2619101B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
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ID=13058219
Family Applications (1)
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| JP2057527A Expired - Fee Related JP2619101B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
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| JPH03257859A (ja) | 1991-11-18 |
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