JP2740202B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 メモリセルのキャパシタのプレート電極を自己整合で
ビット線コンタクト電極と絶縁する構造を有する半導体
装置の製造方法に関する。
ビット線コンタクト電極と絶縁する構造を有する半導体
装置の製造方法に関する。
従来より様々なセル構造が提案されているが、特に大
容量の高集積DRAMを実現するためには、トレンチ型容量
セルや積層型容量セル（STC:Stacked Capacitor）を用
いる必要がある。トレンチ型では、トレンチを深くした
り、分離併合型を採用することにより容量を大きくでき
るのに対して、STCではメモリセルの段差を考慮すると
蓄積容量には限界がある。しかしSTCはトレンチ型に比
べて従来からのプロセスが使い易く、不良解析なども行
い易いという特徴がある。
容量の高集積DRAMを実現するためには、トレンチ型容量
セルや積層型容量セル（STC:Stacked Capacitor）を用
いる必要がある。トレンチ型では、トレンチを深くした
り、分離併合型を採用することにより容量を大きくでき
るのに対して、STCではメモリセルの段差を考慮すると
蓄積容量には限界がある。しかしSTCはトレンチ型に比
べて従来からのプロセスが使い易く、不良解析なども行
い易いという特徴がある。
最近上記特徴を生かし、蓄積容量の限界を緩和できる
新しいSTCセル構造（自己整合STCセル構造）が提案さ
れ、セル面積を大きくすることなく蓄積容量だけを実質
的に増加できるようになった。
新しいSTCセル構造（自己整合STCセル構造）が提案さ
れ、セル面積を大きくすることなく蓄積容量だけを実質
的に増加できるようになった。
（ロ）従来の技術 第２図（ａ）〜（ｃ）は従来例の自己整合STC DRAMセ
ルの製造工程断面図である。
ルの製造工程断面図である。
同図（ａ）において、（101）はＰ型Si基板、（102）
はN+型共通S/D領域、（103）はキャパシタのストレージ
ノードと接触するN+型他のS/D領域、（104）はLOCOS技
術により形成されたフィールドSiO2膜、（106）はゲー
ト電極である第１のポリシリコン膜、（107）はゲート
電極絶縁用の第１のSiO2膜で、（108）はブロック用第
２のSiO2膜、（110）はキャパシタのストレージノード
である第２のポリシリコン膜、（111）は第３のSiO2膜
から成るキャパシタの容量絶縁膜、（113）はキャパシ
タのプレート電極である第３のポリシリコン膜、（11
4）は層間絶縁膜である第４のSiO2膜、（121）はストレ
ージノードである第２のポリシリコン膜（110）とN+型
他のS/D領域（103）とをコンタクトするための第１の開
口部、（122）はビット線電極とN+型共通S/D領域とをコ
ンタクトするための第２の開口部、（154）はプレート
電極である第３のポリシリコン膜（113）とビット線電
極とを絶縁するための絶縁膜を形成するための第５のSi
O2膜である。この構造は通常のよく知られた工程により
形成される。
はN+型共通S/D領域、（103）はキャパシタのストレージ
ノードと接触するN+型他のS/D領域、（104）はLOCOS技
術により形成されたフィールドSiO2膜、（106）はゲー
ト電極である第１のポリシリコン膜、（107）はゲート
電極絶縁用の第１のSiO2膜で、（108）はブロック用第
２のSiO2膜、（110）はキャパシタのストレージノード
である第２のポリシリコン膜、（111）は第３のSiO2膜
から成るキャパシタの容量絶縁膜、（113）はキャパシ
タのプレート電極である第３のポリシリコン膜、（11
4）は層間絶縁膜である第４のSiO2膜、（121）はストレ
ージノードである第２のポリシリコン膜（110）とN+型
他のS/D領域（103）とをコンタクトするための第１の開
口部、（122）はビット線電極とN+型共通S/D領域とをコ
ンタクトするための第２の開口部、（154）はプレート
電極である第３のポリシリコン膜（113）とビット線電
極とを絶縁するための絶縁膜を形成するための第５のSi
O2膜である。この構造は通常のよく知られた工程により
形成される。
そして次にRIF（Reactive Ion Etching）技術による
異方性エッチングにより同図（ｂ）に示すようにプレー
ト絶縁用サイドウォールが形成される。
異方性エッチングにより同図（ｂ）に示すようにプレー
ト絶縁用サイドウォールが形成される。
次に同図（ｃ）に示すようにビット線電極であるN+型
第４のポリシリコン膜（116）が形成される。そして絶
縁用及び表面平坦用BPSG膜（118）が堆積され第３の開
口部（123）を開けた後ポリサイドビット線配線電極（1
19）が形成されてビット線電極のN+型第４のポリシリコ
ン膜（116）とコンタクトする。
第４のポリシリコン膜（116）が形成される。そして絶
縁用及び表面平坦用BPSG膜（118）が堆積され第３の開
口部（123）を開けた後ポリサイドビット線配線電極（1
19）が形成されてビット線電極のN+型第４のポリシリコ
ン膜（116）とコンタクトする。
以上のように作製された自己整合STCセルはプレート
絶縁用サイドウォールを自己整合的に形成しているので
プレート電極とビット線電極の電気的ショートを防ぐた
めのマスク合わせ余裕度は最小にすることができ、その
結果セル面積を小さくでき単位セル当りの蓄積容量を増
加することができる。
絶縁用サイドウォールを自己整合的に形成しているので
プレート電極とビット線電極の電気的ショートを防ぐた
めのマスク合わせ余裕度は最小にすることができ、その
結果セル面積を小さくでき単位セル当りの蓄積容量を増
加することができる。
（ハ）発明が解決しようとする課題 しかし上述の従来方法によると、第３図の従来例の製
造方法に係る自己整合STC DRAMセルの問題点説明図に示
すように、キャパシタのプレート電極の第３のポリシリ
コン膜（113）とビット線電極の第４のポリシリコン膜
（第２図（ｃ）の（116））とを絶縁するためのプレー
ト絶縁用サイドウォール（164）を形成するため、RIEの
異方性エッチングを行う際ゲート電極である第１のポリ
シリコン膜（106）を絶縁するSiO2膜（107）までもエッ
チングされ（RIEのためエッチングされたSiO2膜（174）
として図に点線で表わされている）、初期に予定してい
たビット線−ゲート電極間の絶縁耐圧よりも低下してく
る問題が起きている。
造方法に係る自己整合STC DRAMセルの問題点説明図に示
すように、キャパシタのプレート電極の第３のポリシリ
コン膜（113）とビット線電極の第４のポリシリコン膜
（第２図（ｃ）の（116））とを絶縁するためのプレー
ト絶縁用サイドウォール（164）を形成するため、RIEの
異方性エッチングを行う際ゲート電極である第１のポリ
シリコン膜（106）を絶縁するSiO2膜（107）までもエッ
チングされ（RIEのためエッチングされたSiO2膜（174）
として図に点線で表わされている）、初期に予定してい
たビット線−ゲート電極間の絶縁耐圧よりも低下してく
る問題が起きている。
そこで本発明はマスク合わせ余裕度を最小にしたまま
絶縁耐圧の劣化も防止し、半導体集積回路の高密度化・
性能の向上を図ることを目的とするものである。
絶縁耐圧の劣化も防止し、半導体集積回路の高密度化・
性能の向上を図ることを目的とするものである。
（ニ）課題を解決するための手段 上記課題は、メモリセルのキャパシタのプレート電極
を自己整合で絶縁する構造を有する半導体装置の製造方
法において、 一導電型の半導体基板（１）上に少なくとも側面と上
面とが第１のSiO2膜（７）で覆われた第１のポリシリコ
ン膜（６）から成る一定の間隔をあけて配置される一対
のゲート電極を形成する工程と、 該一対のゲート電極ではさまれた該半導体基板表面に
は他の導電型の共通のS/D領域（２）を該共通のS/D領域
（２）とは該一対のゲート電極に対してそれぞれ反対側
の該半導体基板表面には他の導電型の他のS/D領域
（３）を形成する工程と、 該半導体基板（１）が露出している表面に第２のSiO2
膜（８）を形成する工程と、 全面に第１のSiN膜（９）を堆積する工程と、 第１の開口部（21）を設け該半導体基板表面の該他の
S/D領域（３）を露出する工程と、 全面に第２のポリシリコン膜（10）を堆積して他の導
電型の不純物を導入する工程と、 少なくとも該第１の開口部（21）を覆うように、多く
とも該共通のS/D領域（２）上には延在しないように該
第２のポリシリコン膜（10）をパターニングしてエッチ
ング除去する工程と、 該第２のポリシリコン膜（10）を完全に覆うように第
３のSiO2膜（11）とその上に第２のSiN膜（12）を形成
する工程と、 全面に第３のポリシリコン膜（13）を堆積して他の導
電型の不純物を導入する工程と、 少なくとも該第３のSiO2膜（11）と第２のSiN膜（1
2）とで完全に覆われた該第２のポリシリコン膜（10）
を完全に覆うように、多くとも該共通のS/D領域（２）
上には延在しないように、該第３のポリシリコン膜（1
3）をパターニングしてエッチング除去し、第２の開口
部（22）を設けて前記第１のSiN膜（９）を露出する工
程と、 全面に第４のSiO2膜（14）を堆積する工程と、 少なくとも該一対のゲート電極上の第３のポリシリコ
ン膜（13）がそれぞれ露出するように、該第４のSiO2膜
（14）をパターニングしてエッチング除去し第３の開口
部（23）を設ける工程と、 該露出した第３のポリシリコン膜（13）を酸化して第
５のSiO2膜（17）を形成する工程と、 該第２の開口部（22）に露出した前記第１のSiN膜
（９）と第２のSiO2膜（８）とを除去して、該半導体基
板表面の共通のS/D領域（２）を露出する工程と、 全面に第４のポリシリコン膜（14）を堆積して他の導
電型の不純物を導入する工程と、 少なくとも該第３の開口部（23）を完全に覆うよう
に、第４のポリシリコン膜（16）をパターニングしてエ
ッチング除去する工程とを含むことによって達成され
る。
を自己整合で絶縁する構造を有する半導体装置の製造方
法において、 一導電型の半導体基板（１）上に少なくとも側面と上
面とが第１のSiO2膜（７）で覆われた第１のポリシリコ
ン膜（６）から成る一定の間隔をあけて配置される一対
のゲート電極を形成する工程と、 該一対のゲート電極ではさまれた該半導体基板表面に
は他の導電型の共通のS/D領域（２）を該共通のS/D領域
（２）とは該一対のゲート電極に対してそれぞれ反対側
の該半導体基板表面には他の導電型の他のS/D領域
（３）を形成する工程と、 該半導体基板（１）が露出している表面に第２のSiO2
膜（８）を形成する工程と、 全面に第１のSiN膜（９）を堆積する工程と、 第１の開口部（21）を設け該半導体基板表面の該他の
S/D領域（３）を露出する工程と、 全面に第２のポリシリコン膜（10）を堆積して他の導
電型の不純物を導入する工程と、 少なくとも該第１の開口部（21）を覆うように、多く
とも該共通のS/D領域（２）上には延在しないように該
第２のポリシリコン膜（10）をパターニングしてエッチ
ング除去する工程と、 該第２のポリシリコン膜（10）を完全に覆うように第
３のSiO2膜（11）とその上に第２のSiN膜（12）を形成
する工程と、 全面に第３のポリシリコン膜（13）を堆積して他の導
電型の不純物を導入する工程と、 少なくとも該第３のSiO2膜（11）と第２のSiN膜（1
2）とで完全に覆われた該第２のポリシリコン膜（10）
を完全に覆うように、多くとも該共通のS/D領域（２）
上には延在しないように、該第３のポリシリコン膜（1
3）をパターニングしてエッチング除去し、第２の開口
部（22）を設けて前記第１のSiN膜（９）を露出する工
程と、 全面に第４のSiO2膜（14）を堆積する工程と、 少なくとも該一対のゲート電極上の第３のポリシリコ
ン膜（13）がそれぞれ露出するように、該第４のSiO2膜
（14）をパターニングしてエッチング除去し第３の開口
部（23）を設ける工程と、 該露出した第３のポリシリコン膜（13）を酸化して第
５のSiO2膜（17）を形成する工程と、 該第２の開口部（22）に露出した前記第１のSiN膜
（９）と第２のSiO2膜（８）とを除去して、該半導体基
板表面の共通のS/D領域（２）を露出する工程と、 全面に第４のポリシリコン膜（14）を堆積して他の導
電型の不純物を導入する工程と、 少なくとも該第３の開口部（23）を完全に覆うよう
に、第４のポリシリコン膜（16）をパターニングしてエ
ッチング除去する工程とを含むことによって達成され
る。
（ホ）作用 即ち、本発明は少なくともゲート電極の上面と側面と
を覆っている第１のSiO2膜（７）上及び共通のS/D領域
（２）上に第１のSiN膜（９）を形成しておき、プレー
ト電極のポリシリコンの側面を熱酸化して、第５のSiO2
膜（17）から成るプレート絶縁用サイドウォール形成す
る際、ゲート電極上面・側面及び共通のS/D領域にSiO2
が新たに形成されないようにしておくことにより、再度
ビット線コンタクト用の窓を開けるためのエッチングを
行う必要がなくゲートの上面・側面の第１のSiO2膜
（７）が薄くなることはなく、ビット線−ゲート間の絶
縁耐圧の劣化が防止される。
を覆っている第１のSiO2膜（７）上及び共通のS/D領域
（２）上に第１のSiN膜（９）を形成しておき、プレー
ト電極のポリシリコンの側面を熱酸化して、第５のSiO2
膜（17）から成るプレート絶縁用サイドウォール形成す
る際、ゲート電極上面・側面及び共通のS/D領域にSiO2
が新たに形成されないようにしておくことにより、再度
ビット線コンタクト用の窓を開けるためのエッチングを
行う必要がなくゲートの上面・側面の第１のSiO2膜
（７）が薄くなることはなく、ビット線−ゲート間の絶
縁耐圧の劣化が防止される。
また同時にプレート絶縁用サイドウォールは自己整合
的に形成されるので高密度化が図れる。
的に形成されるので高密度化が図れる。
（ヘ）実施例 以下、本発明を図示の一実施例により具体的に説明す
る。
る。
第１図（ａ）〜（ｆ）は本発明の一実施例のSTC DRAM
セルの製造工程断面図である。同図において特許請求の
範囲の請求項１に記載の耐酸化性絶縁膜はSiN膜として
ある。
セルの製造工程断面図である。同図において特許請求の
範囲の請求項１に記載の耐酸化性絶縁膜はSiN膜として
ある。
先ず同図（ａ）に示すように、Ｐ型Si基板（１）に通
常のよく知られたSTC DRAMセルの製造工程によりLDD構
造のMOSFETを有するセルを形成する。
常のよく知られたSTC DRAMセルの製造工程によりLDD構
造のMOSFETを有するセルを形成する。
同図（ａ）において、（２）はN+型共通のS/D領域、
（３）はN+型他のS/D領域、（４）はフィールドSiO
2膜、（５）はゲートSiO2膜、（６）は第１のポリシリ
コン膜からなるゲート電極、（７）はゲート電極（６）
を絶縁する第１のSiO2膜、（８）は厚さ150Åのブロッ
ク用第２のSiO2膜である。
（３）はN+型他のS/D領域、（４）はフィールドSiO
2膜、（５）はゲートSiO2膜、（６）は第１のポリシリ
コン膜からなるゲート電極、（７）はゲート電極（６）
を絶縁する第１のSiO2膜、（８）は厚さ150Åのブロッ
ク用第２のSiO2膜である。
次に同図（ｂ）に示すように、全面に厚さ500Åの酸
化ブロッキング用耐酸化性絶縁膜としての第１のSiN膜
（９）を形成した後、第１のSiN膜（９）と第２のSiO2
膜（８）とを選択的に除去してキャパシタのストレージ
ノードと他のS/D領域（３）とを接触するための第１の
開口部（21）を開ける。しかる後に、全面にストレージ
ノードと成る厚さ3500Åの第２のポリシリコン膜（10）
を堆積しイオン注入によりリンを導入しN+型化する。
化ブロッキング用耐酸化性絶縁膜としての第１のSiN膜
（９）を形成した後、第１のSiN膜（９）と第２のSiO2
膜（８）とを選択的に除去してキャパシタのストレージ
ノードと他のS/D領域（３）とを接触するための第１の
開口部（21）を開ける。しかる後に、全面にストレージ
ノードと成る厚さ3500Åの第２のポリシリコン膜（10）
を堆積しイオン注入によりリンを導入しN+型化する。
次に同図（ｃ）に示すように、上記第２のポリシリコ
ン膜（10）を少なくとも第１の開口部（21）を完全に覆
うようにパターニングしてストレージノードを形成す
る。次にこのストレージノードを完全に覆うように容量
絶縁膜と成る厚さ50Åの第３のSiO2膜（11）と厚さ50Å
の第２の耐酸化性絶縁膜としての第２のSiN膜（12）を
形成する。なお、第２のSiN膜（12）はピンホールをな
くするために、その表面を酸化処理する。
ン膜（10）を少なくとも第１の開口部（21）を完全に覆
うようにパターニングしてストレージノードを形成す
る。次にこのストレージノードを完全に覆うように容量
絶縁膜と成る厚さ50Åの第３のSiO2膜（11）と厚さ50Å
の第２の耐酸化性絶縁膜としての第２のSiN膜（12）を
形成する。なお、第２のSiN膜（12）はピンホールをな
くするために、その表面を酸化処理する。
次に全面に厚さ4000Åのプレート電極と成る第３のポ
リシリコン膜（13）を堆積しイオン注入によりリンを導
入しN+型化する。
リシリコン膜（13）を堆積しイオン注入によりリンを導
入しN+型化する。
次に同図（ｄ）に示すように、第３のポリシリコン膜
（13）をパターニングしビット線電極と共通S/D領域
（２）とをコンタクトするための第２の開口部（22）を
形成する。このとき第２の開口部（22）のサイズはビッ
ト線電極がコンタクトである限りパターニング精度の最
小値まで狭くすることができる。しかる後、全面に層間
絶縁膜と成る厚さ4000Åの第４のSiO2膜（14）を堆積し
ビット線電極と共通S/D領域（２）とをコンタクトする
ための第３の開口部（23）を形成する。このときこの第
３の開口部（23）は十分なマスク余裕度をもって開けて
も問題はない。
（13）をパターニングしビット線電極と共通S/D領域
（２）とをコンタクトするための第２の開口部（22）を
形成する。このとき第２の開口部（22）のサイズはビッ
ト線電極がコンタクトである限りパターニング精度の最
小値まで狭くすることができる。しかる後、全面に層間
絶縁膜と成る厚さ4000Åの第４のSiO2膜（14）を堆積し
ビット線電極と共通S/D領域（２）とをコンタクトする
ための第３の開口部（23）を形成する。このときこの第
３の開口部（23）は十分なマスク余裕度をもって開けて
も問題はない。
次に同図（ｅ）に示すように、上記工程の後、酸化性
雰囲気（ウェット酸素）中850℃25分程度熱処理してプ
レート電極と成る第３のポリシリコン膜（13）の側面を
酸化してプレート絶縁用サイドウォールと成る第５のSi
O2膜（17）を厚さ2000Å形成する。このときゲート電極
上面・側面と共通のS/D領域上面には第１のSiN膜（９）
でカバーされているので新たなSiO2膜は形成されない。
次に第２の開口部底面に露出している第１のSiN膜
（９）と第２のSiO2膜（８）をエッチング除去するので
あるが、第２のSiO2膜（８）は厚さが160Åと薄いので
これをエッチングしてもゲート電極上面・側面の第１の
SiO2膜（７）の厚さはほとんど減少しない。
雰囲気（ウェット酸素）中850℃25分程度熱処理してプ
レート電極と成る第３のポリシリコン膜（13）の側面を
酸化してプレート絶縁用サイドウォールと成る第５のSi
O2膜（17）を厚さ2000Å形成する。このときゲート電極
上面・側面と共通のS/D領域上面には第１のSiN膜（９）
でカバーされているので新たなSiO2膜は形成されない。
次に第２の開口部底面に露出している第１のSiN膜
（９）と第２のSiO2膜（８）をエッチング除去するので
あるが、第２のSiO2膜（８）は厚さが160Åと薄いので
これをエッチングしてもゲート電極上面・側面の第１の
SiO2膜（７）の厚さはほとんど減少しない。
次に全面にビット線電極となる第４のポリシリコン膜
（16）を堆積し、次いでイオン注入によりリンを導入し
てN+型化する。
（16）を堆積し、次いでイオン注入によりリンを導入し
てN+型化する。
次に同図（ｆ）に示すように第４のポリシリコン膜
（16）をパターニングしてビット線電極（16）形成す
る。しかる後、絶縁用と表面平坦化用のBPSG膜（18）を
形成し表面平坦化のため950℃の熱処理でリフローす
る。次に第４の開口部（24）を形成しポリサイドビット
線配線電極（19）を堆積して第４の開口部を介してビッ
ト線電極（16）とコンタクトする。
（16）をパターニングしてビット線電極（16）形成す
る。しかる後、絶縁用と表面平坦化用のBPSG膜（18）を
形成し表面平坦化のため950℃の熱処理でリフローす
る。次に第４の開口部（24）を形成しポリサイドビット
線配線電極（19）を堆積して第４の開口部を介してビッ
ト線電極（16）とコンタクトする。
以上耐酸化性絶縁膜としてSiN膜を用いたがこれに限
定されるものではない。又不純物のタイプも上記説明と
は逆タイプでも発明の効果は有効である。
定されるものではない。又不純物のタイプも上記説明と
は逆タイプでも発明の効果は有効である。
（ト）発明の効果 以上のように本発明によれば、耐酸化性絶縁膜でゲー
ト電極上面・側面及び共通のS/D領域をカバーしてプレ
ート絶縁用サイドウォールを形成しているので、ビット
線電極を共通のS/D領域とコンタクトする窓の形成のた
めのエッチングの際ゲート電極上面・側面の絶縁膜厚が
ほとんど減少することがなくビット線電極−ゲート電極
間の絶縁耐圧の劣化が防止できかつプレート絶縁用サイ
ドウォールを自己整合的に形成しているので半導体集積
回路の高密度化が図れる。
ト電極上面・側面及び共通のS/D領域をカバーしてプレ
ート絶縁用サイドウォールを形成しているので、ビット
線電極を共通のS/D領域とコンタクトする窓の形成のた
めのエッチングの際ゲート電極上面・側面の絶縁膜厚が
ほとんど減少することがなくビット線電極−ゲート電極
間の絶縁耐圧の劣化が防止できかつプレート絶縁用サイ
ドウォールを自己整合的に形成しているので半導体集積
回路の高密度化が図れる。
第１図（ａ）〜（ｆ）は本発明の一実施例のSTC DRAMセ
ルの製造工程断面図、第２図（ａ）〜（ｃ）は従来例の
自己整合STC DRAMセルの製造工程断面図、第３図は従来
例の製造方法による自己整合STC DRAMセルの問題点説明
図である。 （符号の説明） （１），（101）……Ｐ型Si基板、（２），（102）……
N+型共通のS/D領域、（３），（103）……N+型他のS/D
領域、（４），（104）……フィールドSiO膜、（５），
（105）……ゲートSiO2膜、（6/106），（10/110），
（13/113），（16/116）……第１の，第２の，第３の，
第４のポリシリコン膜、（7/107），（8/108），（11/1
11），（14/114），（17/154）……第１の，第２の，第
３の，第４の，第５のSiO2膜、（９），（12）……第１
の，第２のSiN膜、（21/121），（22/122），（23/12
3），（24）……第１の，第２の，第３の，第４の開口
部、（18/118）……BPSG膜、（19/119）……ポリサイド
ビット線配線電極、（164）……プレート絶縁用サイド
ウォール、RIE……反応性イオンエッチング、I.I.……
イオンインプランテーション。
ルの製造工程断面図、第２図（ａ）〜（ｃ）は従来例の
自己整合STC DRAMセルの製造工程断面図、第３図は従来
例の製造方法による自己整合STC DRAMセルの問題点説明
図である。 （符号の説明） （１），（101）……Ｐ型Si基板、（２），（102）……
N+型共通のS/D領域、（３），（103）……N+型他のS/D
領域、（４），（104）……フィールドSiO膜、（５），
（105）……ゲートSiO2膜、（6/106），（10/110），
（13/113），（16/116）……第１の，第２の，第３の，
第４のポリシリコン膜、（7/107），（8/108），（11/1
11），（14/114），（17/154）……第１の，第２の，第
３の，第４の，第５のSiO2膜、（９），（12）……第１
の，第２のSiN膜、（21/121），（22/122），（23/12
3），（24）……第１の，第２の，第３の，第４の開口
部、（18/118）……BPSG膜、（19/119）……ポリサイド
ビット線配線電極、（164）……プレート絶縁用サイド
ウォール、RIE……反応性イオンエッチング、I.I.……
イオンインプランテーション。
Claims (2)
- 【請求項１】メモリセルのキャパシタのプレート電極を
自己整合で絶縁する構造を有する半導体装置の製造方法
において、 一導電型の半導体基板上に少なくとも側面と上面とが第
１のSiO2膜で覆われた第１のポリシリコン膜から成る一
定の間隔をあけて配置される一対のゲート電極を形成す
る工程と、 該一対のゲート電極ではさまれた該半導体基板表面には
他の導電型の共通のS/D領域を該共通のS/D領域とは該一
対のゲート電極に対してそれぞれ反対側の該半導体基板
表面には他の導電型の他のS/D領域を形成する工程と、 該半導体基板が露出している表面に第２のSiO2膜を形成
する工程と、 全面に第１の耐酸化性絶縁膜を堆積する工程と、 第１の開口部を設け該半導体基板表面の該他のS/D領域
を露出する工程と、 全面に第２のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第１の開口部を覆うように、多くとも該共
通のS/D領域上には延在しないように該第２のポリシリ
コン膜をパターニングしてエッチング除去する工程と、 該第２のポリシリコン膜を完全に覆うように第３のSiO2
膜とその上に第２の耐酸化性絶縁膜を形成する工程と、 全面に第３のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第３のSiO2膜と第２の耐酸化性絶縁膜とで
完全に覆われた該第２のポリシリコン膜を完全に覆うよ
うに、多くとも該共通のS/D領域上には延在しないよう
に、該第３のポリシリコン膜をパターニングしてエッチ
ング除去し、第２の開口部を設けて前記第１の耐酸化性
絶縁膜を露出する工程と、 全面に第４のSiO2膜を堆積する工程と、 少なくとも該一対のゲート電極上の第３のポリシリコン
膜がそれぞれ露出するように、該第４のSiO2膜をパター
ニングしてエッチング除去し第３の開口部を設ける工程
と、 該露出した第３のポリシリコン膜を酸化して第５のSiO2
膜を形成する工程と、 該第２の開口部に露出した前記第１の耐酸化性絶縁膜と
第２のSiO2膜とを除去して、該半導体基板表面の共通の
S/D領域を露出する工程と、 全面に第４のポリシリコン膜を堆積して他の導電型の不
純物を導入する工程と、 少なくとも該第３の開口部を完全に覆うように、第４の
ポリシリコン膜をパターニングしてエッチング除去する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第1,第２の耐酸化性絶縁膜をSiN膜と
した請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232808A JP2740202B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232808A JP2740202B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281470A JPH0281470A (ja) | 1990-03-22 |
| JP2740202B2 true JP2740202B2 (ja) | 1998-04-15 |
Family
ID=16945090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232808A Expired - Fee Related JP2740202B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740202B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2527244B2 (ja) * | 1989-11-08 | 1996-08-21 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH0462870A (ja) * | 1990-06-25 | 1992-02-27 | Mitsubishi Electric Corp | 半導体装置 |
| KR100260577B1 (ko) * | 1992-09-09 | 2000-08-01 | 김영환 | 자기정렬형 콘택 형성방법 |
| KR960011653B1 (ko) * | 1993-04-16 | 1996-08-24 | 현대전자산업 주식회사 | 디램 셀 및 그 제조방법 |
-
1988
- 1988-09-16 JP JP63232808A patent/JP2740202B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0281470A (ja) | 1990-03-22 |
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