JP2527244B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2527244B2 JP2527244B2 JP1290656A JP29065689A JP2527244B2 JP 2527244 B2 JP2527244 B2 JP 2527244B2 JP 1290656 A JP1290656 A JP 1290656A JP 29065689 A JP29065689 A JP 29065689A JP 2527244 B2 JP2527244 B2 JP 2527244B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体装置の製造方法に関する。特に、ダ
イナミックRAMスタック型メモリセルの製造方法に関す
る。
イナミックRAMスタック型メモリセルの製造方法に関す
る。
＜従来の技術＞ 第５図（ａ）は、従来のスタック型ダイナミックメモ
リセルの断面図である。ここではビット線は平行になっ
ている。この場合1MDRAM程度のメモリセルではノードポ
リシリコンとSi基板の接触幅ｙは充分確保できる。しか
し、第５図（ｂ）に示すように4MDRAM以上の大容量メモ
リになると、この接触幅ｙが小さくなるためノードポリ
シリコンおよびプレートポリシリコンは段差両側の堆積
により重合する。このため、この重合した部分はその後
のエッチング工程等において特にエッチングが速く行わ
れるので所望の形状とならない。
リセルの断面図である。ここではビット線は平行になっ
ている。この場合1MDRAM程度のメモリセルではノードポ
リシリコンとSi基板の接触幅ｙは充分確保できる。しか
し、第５図（ｂ）に示すように4MDRAM以上の大容量メモ
リになると、この接触幅ｙが小さくなるためノードポリ
シリコンおよびプレートポリシリコンは段差両側の堆積
により重合する。このため、この重合した部分はその後
のエッチング工程等において特にエッチングが速く行わ
れるので所望の形状とならない。
第４図（ａ）は、従来の工程によりノードポリシリコ
ンとSi基板８のコンタクト部を開口させるためにレジス
ト１を開口したものである。次に第４図（ｂ）に示すよ
うにドライエッチングによりNSG系酸化膜２を除去す
る。この場合ノードポリシリコンとの接触領域となるSi
基板の要部の拡大図を第４図（ｃ）に示す。ここに示す
ｘは原子凹凸較差を表し、その値は約30Åであり、10原
子層の段差となっている。1MDRAM程度のメモリセルでは
このような段差があっても充分な抵抗をとることができ
るが、4MDRAM以上の大容量メモリになるとこの原子凹凸
較差により抵抗が高くなり、また上述したように接触部
分が小さくなるため充分な導通をえることができない。
ンとSi基板８のコンタクト部を開口させるためにレジス
ト１を開口したものである。次に第４図（ｂ）に示すよ
うにドライエッチングによりNSG系酸化膜２を除去す
る。この場合ノードポリシリコンとの接触領域となるSi
基板の要部の拡大図を第４図（ｃ）に示す。ここに示す
ｘは原子凹凸較差を表し、その値は約30Åであり、10原
子層の段差となっている。1MDRAM程度のメモリセルでは
このような段差があっても充分な抵抗をとることができ
るが、4MDRAM以上の大容量メモリになるとこの原子凹凸
較差により抵抗が高くなり、また上述したように接触部
分が小さくなるため充分な導通をえることができない。
＜発明が解決しようとする課題＞ 以上説明したように、4MDRAM以上の大容量メモリにな
ると、ノードポリシリコンとSi基板の接触幅が小さくな
るために起こる重合部分はウィークポイントとなり、こ
の状態でエッチング工程等を行うと重合部分はエッチン
グが速いため所望の形状に形成されない。またこの接触
領域であるSi基板の原子凹凸較差は抵抗が高くなる等に
より充分な導通が得られない。
ると、ノードポリシリコンとSi基板の接触幅が小さくな
るために起こる重合部分はウィークポイントとなり、こ
の状態でエッチング工程等を行うと重合部分はエッチン
グが速いため所望の形状に形成されない。またこの接触
領域であるSi基板の原子凹凸較差は抵抗が高くなる等に
より充分な導通が得られない。
本発明ではこのような問題点を解決する。
＜課題を解決するための手段＞ 上記の課題を解決するために、本発明の半導体装置の
製造方法は、トランジスタ部とキャパシタ部とを有する
スタック型ダイナミックメモリセルにおける、上記キャ
パシタ部のノードポリシリコンがシリコン基板に接触す
る領域を開口する工程を有する半導体装置の製造方法に
おいて、上記トランジスタ部のゲート電極側壁にサイド
ウォールを形成し、且つ、上記ノードポリシリコンがシ
リコン基板に接触する領域のシリコン基板表面を露出さ
せた後、所定のパターンを有するフォトレジストを形成
し、該フォトレジストをマスクに、異方性エッチングに
より上記ノードポリシリコンがシリコン基板に接触する
領域の近傍の上記サイドウォールの幅を小さくし、その
後、上記ノードポリシリコンを形成することによって特
徴付けられる。また、上記の半導体装置の製造方法にお
いて、上記トランジスタ部のゲート電極側壁にサイドウ
ォールを形成し、且つ、上記ノードポリシリコンがシリ
コン基板に接触する領域のシリコン基板表面を露出させ
た後、ドライ酸化することにより、上記露出した領域に
酸化膜を形成する工程と、その酸化膜を除去する工程と
を有していてもよい。
製造方法は、トランジスタ部とキャパシタ部とを有する
スタック型ダイナミックメモリセルにおける、上記キャ
パシタ部のノードポリシリコンがシリコン基板に接触す
る領域を開口する工程を有する半導体装置の製造方法に
おいて、上記トランジスタ部のゲート電極側壁にサイド
ウォールを形成し、且つ、上記ノードポリシリコンがシ
リコン基板に接触する領域のシリコン基板表面を露出さ
せた後、所定のパターンを有するフォトレジストを形成
し、該フォトレジストをマスクに、異方性エッチングに
より上記ノードポリシリコンがシリコン基板に接触する
領域の近傍の上記サイドウォールの幅を小さくし、その
後、上記ノードポリシリコンを形成することによって特
徴付けられる。また、上記の半導体装置の製造方法にお
いて、上記トランジスタ部のゲート電極側壁にサイドウ
ォールを形成し、且つ、上記ノードポリシリコンがシリ
コン基板に接触する領域のシリコン基板表面を露出させ
た後、ドライ酸化することにより、上記露出した領域に
酸化膜を形成する工程と、その酸化膜を除去する工程と
を有していてもよい。
＜作用＞ ノードポリシリコンがシリコン基板に接触する接触領
域の近傍のサイドウォールの幅を小さくすると、その小
さくした分だけ接触領域の接触幅は広くなる。また、接
触領域に酸化膜を形成することによって、原子凹凸較差
を回復することができ、その酸化膜を除去した後のシリ
コン基板は平坦化したものとなる。
域の近傍のサイドウォールの幅を小さくすると、その小
さくした分だけ接触領域の接触幅は広くなる。また、接
触領域に酸化膜を形成することによって、原子凹凸較差
を回復することができ、その酸化膜を除去した後のシリ
コン基板は平坦化したものとなる。
＜実施例＞ 第１図は本発明における実施例であり、第２図および
第３図は変形実施例である。
第３図は変形実施例である。
第１図（ａ）に示すように、従来の工程すなわちノー
ドポリシリコンとSi基板の接触領域を開口させるために
フォトレジストにより開口形状を決める。さらに第１図
（ｂ）に示すようにドライエッチングを行うが、RIEエ
ッチング（recative ion etching）の際に、ドライエッ
チング後の酸化膜９の膜厚を1000Å程度までエッチング
する。その後第１図（ｃ）に示すようにウエットエッチ
ング、例えばSiO2を除去する薬品HF等によりコンタクト
領域を開口する。この時のSi基板の拡大図である第１図
（ｄ）に示すようにSi基板の原子凹凸較差ｘは、２〜３
原子層にとどまっている。
ドポリシリコンとSi基板の接触領域を開口させるために
フォトレジストにより開口形状を決める。さらに第１図
（ｂ）に示すようにドライエッチングを行うが、RIEエ
ッチング（recative ion etching）の際に、ドライエッ
チング後の酸化膜９の膜厚を1000Å程度までエッチング
する。その後第１図（ｃ）に示すようにウエットエッチ
ング、例えばSiO2を除去する薬品HF等によりコンタクト
領域を開口する。この時のSi基板の拡大図である第１図
（ｄ）に示すようにSi基板の原子凹凸較差ｘは、２〜３
原子層にとどまっている。
次に本発明の変形実施例について順に説明する。第２
図（ａ）に示すように、ゲートサイドウォール形成時に
ドライエッチングを行うとSi基板上には第２図（ｂ）に
示すように凹凸が形成される。この凹凸を回復させるた
め500Å程度のドライ酸化をおこない、第２図（ｃ）に
示すように500Å程度のドライ酸化膜12を形成する。こ
の工程により第２図（ｄ）に示すように凹凸が回復され
る。次いで、第２図（ｅ）に示すように段差かせぎのた
めNSGデポをおこない、NSG2を形成する。この時、ドラ
イ酸化膜12は、NSG2からの不純物汚染のストッパーにも
なる。次いで第２図（ｆ）に示すようにノードポリシリ
コンとSi基板の接触部分を開口をおこなう。前工程にお
けるドライ酸化によりSi基板の凹凸を回復させるととも
にエッチングのばらつきを少なくしているため、RIEに
よるドライエッチングの際にSi基板に凹凸を生じること
は非常に少なく第２図（ｇ）における接触領域の拡大図
に示されるようにSi基板の原子凹凸較差ｘは、２〜３原
子層にとどまり、接触領域の抵抗は小さくなり歩留りが
安定する。
図（ａ）に示すように、ゲートサイドウォール形成時に
ドライエッチングを行うとSi基板上には第２図（ｂ）に
示すように凹凸が形成される。この凹凸を回復させるた
め500Å程度のドライ酸化をおこない、第２図（ｃ）に
示すように500Å程度のドライ酸化膜12を形成する。こ
の工程により第２図（ｄ）に示すように凹凸が回復され
る。次いで、第２図（ｅ）に示すように段差かせぎのた
めNSGデポをおこない、NSG2を形成する。この時、ドラ
イ酸化膜12は、NSG2からの不純物汚染のストッパーにも
なる。次いで第２図（ｆ）に示すようにノードポリシリ
コンとSi基板の接触部分を開口をおこなう。前工程にお
けるドライ酸化によりSi基板の凹凸を回復させるととも
にエッチングのばらつきを少なくしているため、RIEに
よるドライエッチングの際にSi基板に凹凸を生じること
は非常に少なく第２図（ｇ）における接触領域の拡大図
に示されるようにSi基板の原子凹凸較差ｘは、２〜３原
子層にとどまり、接触領域の抵抗は小さくなり歩留りが
安定する。
次に本発明の他の変形実施例について順に説明する。
第３図にその工程の断面図を示す。ここではウィークポ
イントを生じないようにする目的で、まずノードポリシ
リコンとSi基板の接触幅ｙを広げる方法としてサイドウ
ォール25を小さくすることをおこなう。この工程は第３
図（ａ）に示すような従来の工程に加えて、第３図
（ｂ）に示すように、ノードポリシリコンとSi基板の接
触領域のみレジストフォトにより開口する。次いで第３
図（ｃ）に示すように異方性エッチングによりサイドウ
ォール25の幅を小さくする。この時、例えばサイドウォ
ールの両側分0.2μｍ大きくなり、次の工程である第３
図（ｄ）に示すように例えばノードポリシリコン22を80
0Å、容量絶縁膜23を80Å、プレートポリシリコン24を2
500Å堆積するが、ウィークポイントは生じていない。
第３図にその工程の断面図を示す。ここではウィークポ
イントを生じないようにする目的で、まずノードポリシ
リコンとSi基板の接触幅ｙを広げる方法としてサイドウ
ォール25を小さくすることをおこなう。この工程は第３
図（ａ）に示すような従来の工程に加えて、第３図
（ｂ）に示すように、ノードポリシリコンとSi基板の接
触領域のみレジストフォトにより開口する。次いで第３
図（ｃ）に示すように異方性エッチングによりサイドウ
ォール25の幅を小さくする。この時、例えばサイドウォ
ールの両側分0.2μｍ大きくなり、次の工程である第３
図（ｄ）に示すように例えばノードポリシリコン22を80
0Å、容量絶縁膜23を80Å、プレートポリシリコン24を2
500Å堆積するが、ウィークポイントは生じていない。
また、この方法においてロコス上のゲート電極４の幅
を小さくすること、またノードポリシリコン22を低濃度
とすることを合わせておこなってもよい。
を小さくすること、またノードポリシリコン22を低濃度
とすることを合わせておこなってもよい。
＜発明の効果＞ 以上説明したように、本発明の半導体装置の製造方法
によれば、ノードポリシリコンとシリコン基板との接触
領域近傍のサイドウォールの幅を小さくするよう、その
サイドウォールを異方性エッチングするようにしたの
で、その接触領域の幅を広げることができる。その結
果、シリコン基板上に堆積されるノードポリシリコンに
重合は起こらず、ウィークポイントができにくくなり、
その後のエッチング工程におけるエッチング速度のばら
つきによるパターンニングの異常は発生せず、所望の形
状のパターンを得ることができる。
によれば、ノードポリシリコンとシリコン基板との接触
領域近傍のサイドウォールの幅を小さくするよう、その
サイドウォールを異方性エッチングするようにしたの
で、その接触領域の幅を広げることができる。その結
果、シリコン基板上に堆積されるノードポリシリコンに
重合は起こらず、ウィークポイントができにくくなり、
その後のエッチング工程におけるエッチング速度のばら
つきによるパターンニングの異常は発生せず、所望の形
状のパターンを得ることができる。
また、接触領域に酸化膜を形成し、その後その酸化膜
を除去するようにした場合は、接触領域は平坦化したも
のとなるので、この接触領域における抵抗は低くなり、
十分な導通を得ることができる。
を除去するようにした場合は、接触領域は平坦化したも
のとなるので、この接触領域における抵抗は低くなり、
十分な導通を得ることができる。
このように、本発明の半導体装置の製造方法によれ
ば、たとえ4MDRAM以上の大容量の半導体装置において
も、上記した接触領域において十分な導通を得ることが
でき、信頼性の高い半導体装置を実現することができ
る。
ば、たとえ4MDRAM以上の大容量の半導体装置において
も、上記した接触領域において十分な導通を得ることが
でき、信頼性の高い半導体装置を実現することができ
る。
第１図（ａ）〜（ｃ）は、本発明の実施例における工程
断面図、第１図（ｄ）は（ｃ）におけるノードポリシリ
コンとSi基板の接触領域の拡大図、 第２図（ａ）（ｃ）（ｅ）（ｆ）は本発明の変形実施例
における工程断面図、第２図（ｂ）は（ａ）におけるノ
ードポリシリコンとSi基板の接触領域の拡大図、第２図
（ｄ）は（ｃ）におけるノードポリシリコンとSi基板の
接触領域の拡大図、 第２図（ｇ）は（ｆ）におけるノードポリシリコンとSi
基板の接触領域の拡大図、 第３図は本発明の他の変形実施例における工程断面図、 第４図（ａ）（ｂ）は従来例における工程断面図であ
る。第４図（ｃ）は（ｂ）におけるノードポリシリコン
とSi基板の接触領域の拡大図、 第５図（ａ）は従来例における断面図、（ｂ）はノード
ポリシリコンとSi基板との接触幅が小さくなった場合の
要部断面図である。 １……レジスト ２……NSG ３……層間絶縁膜 ４……ゲート電極 ５……ロコス ６……拡散領域 ７……ノードポリシリコンとSi基板の接触領域 ８……Si基板 ９……ドライエッチングの酸化膜の膜厚 10……Si原子 12……ドライ酸化膜 21……ビット線 22……ノードポリシリコン 23……容量絶縁膜 24……プレートポリシリコン ｘ……Si基板の原子凹凸較差 ｙ……ノードポリシリコンとSi基板との接触幅
断面図、第１図（ｄ）は（ｃ）におけるノードポリシリ
コンとSi基板の接触領域の拡大図、 第２図（ａ）（ｃ）（ｅ）（ｆ）は本発明の変形実施例
における工程断面図、第２図（ｂ）は（ａ）におけるノ
ードポリシリコンとSi基板の接触領域の拡大図、第２図
（ｄ）は（ｃ）におけるノードポリシリコンとSi基板の
接触領域の拡大図、 第２図（ｇ）は（ｆ）におけるノードポリシリコンとSi
基板の接触領域の拡大図、 第３図は本発明の他の変形実施例における工程断面図、 第４図（ａ）（ｂ）は従来例における工程断面図であ
る。第４図（ｃ）は（ｂ）におけるノードポリシリコン
とSi基板の接触領域の拡大図、 第５図（ａ）は従来例における断面図、（ｂ）はノード
ポリシリコンとSi基板との接触幅が小さくなった場合の
要部断面図である。 １……レジスト ２……NSG ３……層間絶縁膜 ４……ゲート電極 ５……ロコス ６……拡散領域 ７……ノードポリシリコンとSi基板の接触領域 ８……Si基板 ９……ドライエッチングの酸化膜の膜厚 10……Si原子 12……ドライ酸化膜 21……ビット線 22……ノードポリシリコン 23……容量絶縁膜 24……プレートポリシリコン ｘ……Si基板の原子凹凸較差 ｙ……ノードポリシリコンとSi基板との接触幅
フロントページの続き (56)参考文献 特開 平２−81470（ＪＰ，Ａ) 特開 平２−304970（ＪＰ，Ａ) 特開 昭63−226055（ＪＰ，Ａ) 特開 昭63−278363（ＪＰ，Ａ) 特開 昭60−38817（ＪＰ，Ａ) 特開 昭62−219670（ＪＰ，Ａ) 特開 昭62−219558（ＪＰ，Ａ)
Claims (2)
- 【請求項１】トランジスタ部とキャパシタ部とを有する
スタック型ダイナミックメモリセルにおける、上記キャ
パシタ部のノードポリシリコンがシリコン基板に接触す
る領域を開口する工程を有する半導体装置の製造方法に
おいて、上記トランジスタ部のゲート電極側壁にサイド
ウォールを形成し、且つ、上記ノードポリシリコンがシ
リコン基板に接触する領域のシリコン基板表面を露出さ
せた後、所定のパターンを有するフォトレジストを形成
し、該フォトレジストをマスクに、異方性エッチングに
より上記ノードポリシリコンがシリコン基板に接触する
領域の近傍の上記サイドウォールの幅を小さくし、その
後、上記ノードポリシリコンを形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２】トランジスタ部とキャパシタ部とを有する
スタック型ダイナミックメモリセルにおける、上記キャ
パシタ部のノードポリシリコンがシリコン基板に接触す
る領域を開口する工程を有する半導体装置の製造方法に
おいて、上記トランジスタ部のゲート電極側壁にサイド
ウォールを形成し、且つ、上記ノードポリシリコンがシ
リコン基板に接触する領域のシリコン基板表面を露出さ
せた後、ドライ酸化することにより、上記露出した領域
に酸化膜を形成する工程と、その酸化膜を除去する工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290656A JP2527244B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290656A JP2527244B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03151662A JPH03151662A (ja) | 1991-06-27 |
| JP2527244B2 true JP2527244B2 (ja) | 1996-08-21 |
Family
ID=17758794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290656A Expired - Fee Related JP2527244B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527244B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038817A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62219670A (ja) * | 1986-03-20 | 1987-09-26 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS62219558A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2559397B2 (ja) * | 1987-03-16 | 1996-12-04 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JP2741857B2 (ja) * | 1987-05-11 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2740202B2 (ja) * | 1988-09-16 | 1998-04-15 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2503653B2 (ja) * | 1989-05-19 | 1996-06-05 | 日本電気株式会社 | 半導体記億装置の製造方法 |
-
1989
- 1989-11-08 JP JP1290656A patent/JP2527244B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03151662A (ja) | 1991-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |