JP3166747B2 - キャパシタの製造方法及びキャパシタ - Google Patents
キャパシタの製造方法及びキャパシタInfo
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- Semiconductor Memories (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ及びそ
の製造方法に関し、特に半導体メモリにおけるキャパシ
タ及びその製造方法に関するものである。
の製造方法に関し、特に半導体メモリにおけるキャパシ
タ及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体と強誘電体、例えば、Pb(Zr1-x,T
ix)O3（以下、PZTと略称）を用いたキャパシタを組み合
わせたいわゆる強誘電体メモリは強誘電体の残留分極を
利用して"1"、"0"を記憶する。強誘電体キャパシタに印
可した電圧とその時に得られる分極の関係を図３に示
す。例えば一度正のバイアスを加えた後にバイアスを零
に戻しても分極は零にはならず、残留分極Prが残る。逆
にバイアスを負にした後で零にもどすと残留分極-Prが
得られる。これを読み出す事により"1"、"0"を判定で
き、メモリとして使用できる。この情報が電源を切断し
ても保持されるために、不揮発性メモリとして動作する
事が知られている。このメモリにおいては、強誘電体キ
ャパシタとシリコンのLSIが同一基板内に形成され、両
者が充分な性能で動作する事が必要不可欠である。
ix)O3（以下、PZTと略称）を用いたキャパシタを組み合
わせたいわゆる強誘電体メモリは強誘電体の残留分極を
利用して"1"、"0"を記憶する。強誘電体キャパシタに印
可した電圧とその時に得られる分極の関係を図３に示
す。例えば一度正のバイアスを加えた後にバイアスを零
に戻しても分極は零にはならず、残留分極Prが残る。逆
にバイアスを負にした後で零にもどすと残留分極-Prが
得られる。これを読み出す事により"1"、"0"を判定で
き、メモリとして使用できる。この情報が電源を切断し
ても保持されるために、不揮発性メモリとして動作する
事が知られている。このメモリにおいては、強誘電体キ
ャパシタとシリコンのLSIが同一基板内に形成され、両
者が充分な性能で動作する事が必要不可欠である。
【０００３】このキャパシタを製造する方法としては、
例えば特願平9-049526号に述べられているものがある。
図４はその工程のうち、キャパシタ加工からキャパシタ
カバー膜成膜までを示した断面図である。図において、
１は下地酸化膜（BPSG）層、２は下部電極（Pt/Tiの積
層構造）層、３はPZT層、４は上部電極（Pt）層、６、
８はフォトレジスト層、９はキャパシタカバー膜（NS
G）層である。
例えば特願平9-049526号に述べられているものがある。
図４はその工程のうち、キャパシタ加工からキャパシタ
カバー膜成膜までを示した断面図である。図において、
１は下地酸化膜（BPSG）層、２は下部電極（Pt/Tiの積
層構造）層、３はPZT層、４は上部電極（Pt）層、６、
８はフォトレジスト層、９はキャパシタカバー膜（NS
G）層である。
【０００４】上記構成のキャパシタにおいては、下部電
極層２、PZT層３、上部電極層４からなる強誘電体キャ
パシタを加工する場合においてこれらをまず（ａ）で積
層して形成した後、（ｂ）でまず上部電極パターンに対
応したフォトレジストパターン６を形成し、（ｃ）でこ
れをマスクとしてドライエッチングを行い、上部電極Pt
を選択的に除去する。この時、反応性ガスとしてはCl2
とArの混合ガス等を用いる（以上の工程を以下、上部電
極加工と呼称）。（ｄ）でこのレジストを除去した後に
（ｅ）で再びレジストパターン８を形成し、（ｆ）でこ
れをマスクとして再びドライエッチングを行い、PZT層
３、下部電極２を選択的に除去した後に（ｇ）でこのレ
ジストを除去する。PZTのエッチングには例えばCF4とAr
の混合ガス等を用い、下部電極のエッチングには上部電
極加工と同様のガスを用いる。（以上の工程を下部電極
加工と呼称）。これらの工程によってキャパシタの形態
ができた後に（ｈ）で全面にキャパシタカバー膜（NS
G）を成膜する。この製造方法の場合には、上部電極加
工、下部電極加工共にフォトレジストをマスクにしたエ
ッチングを行っている事が特徴であり、これは製造工程
の簡易化に役立っている。
極層２、PZT層３、上部電極層４からなる強誘電体キャ
パシタを加工する場合においてこれらをまず（ａ）で積
層して形成した後、（ｂ）でまず上部電極パターンに対
応したフォトレジストパターン６を形成し、（ｃ）でこ
れをマスクとしてドライエッチングを行い、上部電極Pt
を選択的に除去する。この時、反応性ガスとしてはCl2
とArの混合ガス等を用いる（以上の工程を以下、上部電
極加工と呼称）。（ｄ）でこのレジストを除去した後に
（ｅ）で再びレジストパターン８を形成し、（ｆ）でこ
れをマスクとして再びドライエッチングを行い、PZT層
３、下部電極２を選択的に除去した後に（ｇ）でこのレ
ジストを除去する。PZTのエッチングには例えばCF4とAr
の混合ガス等を用い、下部電極のエッチングには上部電
極加工と同様のガスを用いる。（以上の工程を下部電極
加工と呼称）。これらの工程によってキャパシタの形態
ができた後に（ｈ）で全面にキャパシタカバー膜（NS
G）を成膜する。この製造方法の場合には、上部電極加
工、下部電極加工共にフォトレジストをマスクにしたエ
ッチングを行っている事が特徴であり、これは製造工程
の簡易化に役立っている。
【０００５】一方、他の製造方法の工程断面図を図５に
示す。この場合は（ｂ）において、上部電極４上に全面
にSiO2１１をスパッタ法等の方法によって成膜する。
（ｃ）でこのSiO2１１上に上部電極パターンに対応した
フォトレジストパターン６を形成する。次に、（ｄ）で
このレジストをマスクにしてSiO2のエッチングを行い、
選択的にSiO2を除去した後に（ｅ）でレジストを除去す
る。SiO2のエッチングにはCHF3等のガスを用いる。次
に、（ｆ）で残ったSiO2パターンをマスクにして上部電
極Pt５をエッチングした後に、（ｇ）で残ったSiO2１１
をバッファード弗酸等によって除去する（以上、上部電
極加工）。次に、（ｈ）〜（ｍ）で上部電極加工と全く
同様の手順で再びSiO2１２を用いて下部電極加工を行
う。上部電極、PZT、下部電極のエッチングに用いるガ
スは前記の例と全く同様である。最後に（ｎ）で全体に
キャパシタカバー膜を形成する。この製造方法の場合に
はPt、PZTのエッチングをSiO2をマスク（以下、ハード
マスクと呼称）として行っているのが特徴である。
示す。この場合は（ｂ）において、上部電極４上に全面
にSiO2１１をスパッタ法等の方法によって成膜する。
（ｃ）でこのSiO2１１上に上部電極パターンに対応した
フォトレジストパターン６を形成する。次に、（ｄ）で
このレジストをマスクにしてSiO2のエッチングを行い、
選択的にSiO2を除去した後に（ｅ）でレジストを除去す
る。SiO2のエッチングにはCHF3等のガスを用いる。次
に、（ｆ）で残ったSiO2パターンをマスクにして上部電
極Pt５をエッチングした後に、（ｇ）で残ったSiO2１１
をバッファード弗酸等によって除去する（以上、上部電
極加工）。次に、（ｈ）〜（ｍ）で上部電極加工と全く
同様の手順で再びSiO2１２を用いて下部電極加工を行
う。上部電極、PZT、下部電極のエッチングに用いるガ
スは前記の例と全く同様である。最後に（ｎ）で全体に
キャパシタカバー膜を形成する。この製造方法の場合に
はPt、PZTのエッチングをSiO2をマスク（以下、ハード
マスクと呼称）として行っているのが特徴である。
【０００６】
【発明が解決しようとする課題】上記のキャパシタの製
造方法の問題点を以下に述べる。まず、図４の製造方法
においては、上部電極加工、下部電極加工共にエッチン
グ時のマスクとしてフォトレジストを用いている。フォ
トレジストをマスクに用いたドライエッチングは工程の
簡便さという長所がある一方、以下の問題点が存在す
る。
造方法の問題点を以下に述べる。まず、図４の製造方法
においては、上部電極加工、下部電極加工共にエッチン
グ時のマスクとしてフォトレジストを用いている。フォ
トレジストをマスクに用いたドライエッチングは工程の
簡便さという長所がある一方、以下の問題点が存在す
る。
【０００７】第１に、Pt、PZTの加工形状である。図４
における下部電極加工工程におけるその断面形状をより
詳細に示したのが図６（ａ）、（ｂ）である。（ａ）は
ドライエッチング中或いは終了直後の形状であり、
（ｂ）はアッシング（レジスト除去）後の形状である。
まず（ａ）でレジストの側面に側壁再付着物９が形成さ
れる。これは、この場合の被エッチング物質であるPt、
PZT等の反応生成物の揮発性が低く、この生成物がレジ
ストの側壁に再付着したものである。レジストの膜厚と
しては、PZT、Ptエッチングとレジストのエッチングレ
ートの比（選択比）はPZT、Pt／レジストで1/2以下であ
るため、2μm程度が必要となり、エッチング終了時にも
1μm程度の膜厚が残る様にしないと、充分な加工寸法精
度が得られない。従って、側壁再付着物の高さもこれと
ほぼ同等である。エッチング中にこの側壁再付着物１３
は（ｂ）に示す様にレジスト６を除去した後も残り、非
常に不安定な形状となる。特に、この側壁再付着物９が
上部電極５に触れると、上部電極と下部電極の電気的シ
ョートの原因となる。この場合にはこのキャパシタはそ
の本来の機能を全く持つ事ができない。すなわち、上記
製造方法においては上記キャパシタを利用したデバイス
の歩留まりは低くなる。
における下部電極加工工程におけるその断面形状をより
詳細に示したのが図６（ａ）、（ｂ）である。（ａ）は
ドライエッチング中或いは終了直後の形状であり、
（ｂ）はアッシング（レジスト除去）後の形状である。
まず（ａ）でレジストの側面に側壁再付着物９が形成さ
れる。これは、この場合の被エッチング物質であるPt、
PZT等の反応生成物の揮発性が低く、この生成物がレジ
ストの側壁に再付着したものである。レジストの膜厚と
しては、PZT、Ptエッチングとレジストのエッチングレ
ートの比（選択比）はPZT、Pt／レジストで1/2以下であ
るため、2μm程度が必要となり、エッチング終了時にも
1μm程度の膜厚が残る様にしないと、充分な加工寸法精
度が得られない。従って、側壁再付着物の高さもこれと
ほぼ同等である。エッチング中にこの側壁再付着物１３
は（ｂ）に示す様にレジスト６を除去した後も残り、非
常に不安定な形状となる。特に、この側壁再付着物９が
上部電極５に触れると、上部電極と下部電極の電気的シ
ョートの原因となる。この場合にはこのキャパシタはそ
の本来の機能を全く持つ事ができない。すなわち、上記
製造方法においては上記キャパシタを利用したデバイス
の歩留まりは低くなる。
【０００８】この側壁再付着を抑制するのに最も有効な
方法は、レジストマスクをエッチング中に後退させる事
である。この場合の断面図を図７（ａ）、（ｂ）に示
す。これは、レジストの耐性が低いガス（例えばCl2）
を多く含むガスをエッチングに用いる事により実現され
る。これにより、レジストが化学反応によりエッチング
される効果が大きくなり、前記の選択比が1/2よりも小
さくなり、レジストが横方向にもエッチングされる。こ
の場合には特にレジスト断面形状がテーパー状になる事
により、側壁部でも物理的エッチングが発生しやすくな
るために、その側面に再付着が生じにくくなる、或いは
再付着層再びエッチングされる。しかし、この場合には
図に示す様に、被エッチング物であるPZT、Pt/Tiまでも
テーパー状にエッチングされる。一般に、上部、下部電
極のPtの厚さは200nm程度、Tiは20nm程度、PZTは300nm
程度であるため、例えばこのテーパー角が45°以下にな
った場合、その加工精度に大きな影響を与える。例えば
上部電極のサイズを1μmとしても下部電極の下端のサイ
ズは2μm程度にもなるため、微細化による集積度の向上
は図れない。従って、レジストマスクを用いたエッチン
グによりPt、PZTを加工する場合にはキャパシタを充分
な加工精度で歩留まり良く得る事は困難である。
方法は、レジストマスクをエッチング中に後退させる事
である。この場合の断面図を図７（ａ）、（ｂ）に示
す。これは、レジストの耐性が低いガス（例えばCl2）
を多く含むガスをエッチングに用いる事により実現され
る。これにより、レジストが化学反応によりエッチング
される効果が大きくなり、前記の選択比が1/2よりも小
さくなり、レジストが横方向にもエッチングされる。こ
の場合には特にレジスト断面形状がテーパー状になる事
により、側壁部でも物理的エッチングが発生しやすくな
るために、その側面に再付着が生じにくくなる、或いは
再付着層再びエッチングされる。しかし、この場合には
図に示す様に、被エッチング物であるPZT、Pt/Tiまでも
テーパー状にエッチングされる。一般に、上部、下部電
極のPtの厚さは200nm程度、Tiは20nm程度、PZTは300nm
程度であるため、例えばこのテーパー角が45°以下にな
った場合、その加工精度に大きな影響を与える。例えば
上部電極のサイズを1μmとしても下部電極の下端のサイ
ズは2μm程度にもなるため、微細化による集積度の向上
は図れない。従って、レジストマスクを用いたエッチン
グによりPt、PZTを加工する場合にはキャパシタを充分
な加工精度で歩留まり良く得る事は困難である。
【０００９】一方、図５に示すSiO2をマスクとするエッ
チングを行った場合には、Pt、PZT／SiO2の選択比で１
以上の値を得る事が可能である。この場合にはマスクと
なるSiO2の横方向へのエッチングは無視できる。このた
めに特に微細キャパシタの加工精度はレジストマスクの
場合よりも向上する。更にSiO2の厚さを500nm程度と、
レジストと比べて大幅に薄くする事ができるために側壁
堆積物の高さは小さくなる。ただし、SiO2除去後に側壁
堆積物が残る事には変わりなく、この高さが小さいため
にショートの確率がレジストマスクの場合よりも小さく
なるだけである。
チングを行った場合には、Pt、PZT／SiO2の選択比で１
以上の値を得る事が可能である。この場合にはマスクと
なるSiO2の横方向へのエッチングは無視できる。このた
めに特に微細キャパシタの加工精度はレジストマスクの
場合よりも向上する。更にSiO2の厚さを500nm程度と、
レジストと比べて大幅に薄くする事ができるために側壁
堆積物の高さは小さくなる。ただし、SiO2除去後に側壁
堆積物が残る事には変わりなく、この高さが小さいため
にショートの確率がレジストマスクの場合よりも小さく
なるだけである。
【００１０】また、SiO2マスクの場合には、その除去に
難点がある。レジストマスクの場合には酸素プラズマに
よるドライエッチング（アッシング）により特に残った
PZT層に影響を与えずに容易に除去できるが、SiO2の場
合にはバッファード弗酸によるウェットエッチングか、
Ｆ系ガスによるドライエッチングが必要となり、これら
はPZT層をもエッチングする。従って、PZT層に影響を与
えずにマスクを除去するのは困難である。PZT層にサイ
ドエッチングが入った場合、やはりキャパシタショート
の原因となる。従って、ハードマスクを用いた場合には
エッチング後のマスクの除去に難点があり、これによっ
て特性の良いキャパシタを歩留まり良く得る事は困難で
ある。
難点がある。レジストマスクの場合には酸素プラズマに
よるドライエッチング（アッシング）により特に残った
PZT層に影響を与えずに容易に除去できるが、SiO2の場
合にはバッファード弗酸によるウェットエッチングか、
Ｆ系ガスによるドライエッチングが必要となり、これら
はPZT層をもエッチングする。従って、PZT層に影響を与
えずにマスクを除去するのは困難である。PZT層にサイ
ドエッチングが入った場合、やはりキャパシタショート
の原因となる。従って、ハードマスクを用いた場合には
エッチング後のマスクの除去に難点があり、これによっ
て特性の良いキャパシタを歩留まり良く得る事は困難で
ある。
【００１１】本発明の目的は、上述した事情に鑑みてな
されたもので、微細キャパシタを充分な加工精度で歩留
まり良く得る事のできるキャパシタの製造方法及びキャ
パシタを提供する事にある。
されたもので、微細キャパシタを充分な加工精度で歩留
まり良く得る事のできるキャパシタの製造方法及びキャ
パシタを提供する事にある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明は、以下の構成を採用した。請求項１に記載の
キャパシタの製造方法は、基板上に下部電極用の導電
膜、誘電体膜、上部電極用の導電膜を順次成膜する工程
と、該上部電極用の導電膜上に該導電膜をエッチングす
る際のマスクとしての機能を有する第一の絶縁膜を形成
する工程と、該第一の絶縁膜をパターンニングする工程
と、該第一の絶縁膜パターンをマスクとして前記上部電
極用の導電膜および前記誘電体膜をエッチングしてパタ
ーンを形成する工程と、前記第一の絶縁膜パターンを残
したままで、前記下部電極用の導電膜上に該導電膜をエ
ッチングする際のマスクとしての機能を有する第二の絶
縁膜を形成する工程と、該第二の絶縁膜をパターンニン
グする工程と、該第二の絶縁膜パターンをマスクとして
前記下部電極をエッチングしてパターンを形成する工程
と、前記第二の絶縁膜パターンと前記下部電極とを被覆
する第三の絶縁膜を成膜する工程とを含むことを特徴と
する。
の本発明は、以下の構成を採用した。請求項１に記載の
キャパシタの製造方法は、基板上に下部電極用の導電
膜、誘電体膜、上部電極用の導電膜を順次成膜する工程
と、該上部電極用の導電膜上に該導電膜をエッチングす
る際のマスクとしての機能を有する第一の絶縁膜を形成
する工程と、該第一の絶縁膜をパターンニングする工程
と、該第一の絶縁膜パターンをマスクとして前記上部電
極用の導電膜および前記誘電体膜をエッチングしてパタ
ーンを形成する工程と、前記第一の絶縁膜パターンを残
したままで、前記下部電極用の導電膜上に該導電膜をエ
ッチングする際のマスクとしての機能を有する第二の絶
縁膜を形成する工程と、該第二の絶縁膜をパターンニン
グする工程と、該第二の絶縁膜パターンをマスクとして
前記下部電極をエッチングしてパターンを形成する工程
と、前記第二の絶縁膜パターンと前記下部電極とを被覆
する第三の絶縁膜を成膜する工程とを含むことを特徴と
する。
【００１３】請求項２に記載のキャパシタの製造方法
は、請求項１に記載のキャパシタの製造方法において、
前記第一の絶縁膜および前記第二の絶縁膜がNSG膜から
なることを特徴とする。
は、請求項１に記載のキャパシタの製造方法において、
前記第一の絶縁膜および前記第二の絶縁膜がNSG膜から
なることを特徴とする。
【００１４】請求項３に記載のキャパシタは、基板上に
下部電極、誘電体層、上部電極、該上部電極のエッチン
グの際のマスクとしての機能を有する第一の絶縁層の順
に積層され、前記第一の絶縁膜、前記上部電極、および
前記誘電体層は、該下部電極をエッチングする際のマス
クとしての機能を有する第二の絶縁膜で被覆され、前記
第二の絶縁膜、および前記下部電極は、第三の絶縁膜で
被覆されていることを特徴とする。
下部電極、誘電体層、上部電極、該上部電極のエッチン
グの際のマスクとしての機能を有する第一の絶縁層の順
に積層され、前記第一の絶縁膜、前記上部電極、および
前記誘電体層は、該下部電極をエッチングする際のマス
クとしての機能を有する第二の絶縁膜で被覆され、前記
第二の絶縁膜、および前記下部電極は、第三の絶縁膜で
被覆されていることを特徴とする。
【００１５】本発明のキャパシタの製造方法及びキャパ
シタによれば、ハードマスクをエッチング後にも除去せ
ずに残す事により、マスク除去時のPZT層への影響を無
くし、更にマスクの側壁再付着層によりキャパシタがシ
ョートする事を無くした。従って、ハードマスクを用い
る事による高い加工精度とキャパシタの高い歩留まりが
両立できる。
シタによれば、ハードマスクをエッチング後にも除去せ
ずに残す事により、マスク除去時のPZT層への影響を無
くし、更にマスクの側壁再付着層によりキャパシタがシ
ョートする事を無くした。従って、ハードマスクを用い
る事による高い加工精度とキャパシタの高い歩留まりが
両立できる。
【００１６】
【発明の実施の形態】本発明の製造方法の実施形態の工
程断面図を図１（ａ）〜（ｌ）に示す。図において、１
は下地酸化膜（BPSG）層（基板）、２は下部電極（Pt/T
iの積層構造）用の導電膜、３はPZT層（誘電体膜）、４
は上部電極（Pt）用の導電膜、５、はハードマスク（NS
G：ノンドープトシリケートガラス、第一の絶縁膜）
層、７はNSG層（第二の絶縁膜）、６、８はレジスト
層、９はキャパシタカバー膜（NSG、第三の絶縁膜）層
である。
程断面図を図１（ａ）〜（ｌ）に示す。図において、１
は下地酸化膜（BPSG）層（基板）、２は下部電極（Pt/T
iの積層構造）用の導電膜、３はPZT層（誘電体膜）、４
は上部電極（Pt）用の導電膜、５、はハードマスク（NS
G：ノンドープトシリケートガラス、第一の絶縁膜）
層、７はNSG層（第二の絶縁膜）、６、８はレジスト
層、９はキャパシタカバー膜（NSG、第三の絶縁膜）層
である。
【００１７】本発明の製造方法においては、ハードマス
クとなるNSG層５、７をエッチング後に除去せず、その
ままキャパシタカバー膜９に取り込んだ形態とする。そ
のため、図７に示した従来例と比べてその工程が簡略化
される。更に、ハードマスクを除去しないため、その除
去工程による悪影響及びマスクの側壁再付着によるキャ
パシタショート等の問題は発生しない。更に、ハードマ
スクを用いているため、断面形状のテーパー化も抑制で
き、微細加工にも対応した製造方法である。
クとなるNSG層５、７をエッチング後に除去せず、その
ままキャパシタカバー膜９に取り込んだ形態とする。そ
のため、図７に示した従来例と比べてその工程が簡略化
される。更に、ハードマスクを除去しないため、その除
去工程による悪影響及びマスクの側壁再付着によるキャ
パシタショート等の問題は発生しない。更に、ハードマ
スクを用いているため、断面形状のテーパー化も抑制で
き、微細加工にも対応した製造方法である。
【００１８】本発明においては、まず（ａ）において、
下地酸化膜１上に積層して下部電極２、強誘電体３、上
部電極４を積層して成膜する。次に（ｂ）において上部
電極４上に全面にNSG５を成膜する。（ｃ）でこのNSG５
上に上部電極パターンに対応したフォトレジストパター
ン６を形成する。次に、（ｄ）でこのレジストをマスク
にしてNSG５のエッチングを行い、選択的にNSGを除去し
た後に（ｅ）でレジストを除去する。NSGのエッチング
にはCHF3等のガスを用いる。次に、（ｆ）で残ったNSG
５のパターンをマスクにして上部電極４、強誘電体層３
をエッチングする（以上、上部電極加工）。
下地酸化膜１上に積層して下部電極２、強誘電体３、上
部電極４を積層して成膜する。次に（ｂ）において上部
電極４上に全面にNSG５を成膜する。（ｃ）でこのNSG５
上に上部電極パターンに対応したフォトレジストパター
ン６を形成する。次に、（ｄ）でこのレジストをマスク
にしてNSG５のエッチングを行い、選択的にNSGを除去し
た後に（ｅ）でレジストを除去する。NSGのエッチング
にはCHF3等のガスを用いる。次に、（ｆ）で残ったNSG
５のパターンをマスクにして上部電極４、強誘電体層３
をエッチングする（以上、上部電極加工）。
【００１９】次に、このNSG５をそのままの状態で
（ｇ）〜（ｋ）で上部電極加工と全く同様の手順で下部
電極加工を行う。上部電極４、強誘電体層３をエッチン
グする際にNSG５の側壁にはやはり再付着層が残るが、
これをそのままの形態で残し、更に下部電極エッチング
にNSG７の側壁に形成した再付着層もそのまま残る。
（ｇ）〜（ｋ）で上部電極加工と全く同様の手順で下部
電極加工を行う。上部電極４、強誘電体層３をエッチン
グする際にNSG５の側壁にはやはり再付着層が残るが、
これをそのままの形態で残し、更に下部電極エッチング
にNSG７の側壁に形成した再付着層もそのまま残る。
【００２０】以下、図１（ａ）〜（ｌ）を用いて本発明
の製造方法の一実施例について詳細に説明する。図にお
いて、１は下地酸化膜（BPSG）層、２は下部電極（Pt/T
iの積層構造で膜厚はPtが200nm、Tiが20nm程度）層、３
はPZT（300nm）層、４は上部電極（Pt200nm）層、５、
７はハードマスク（NSGで５は600nm、７は300nm厚）
層、６、８はレジスト層、９はキャパシタカバー膜（NS
G300nm）層である。
の製造方法の一実施例について詳細に説明する。図にお
いて、１は下地酸化膜（BPSG）層、２は下部電極（Pt/T
iの積層構造で膜厚はPtが200nm、Tiが20nm程度）層、３
はPZT（300nm）層、４は上部電極（Pt200nm）層、５、
７はハードマスク（NSGで５は600nm、７は300nm厚）
層、６、８はレジスト層、９はキャパシタカバー膜（NS
G300nm）層である。
【００２１】まず、（ａ）においてBPSG１上にPt/Ti
２、PZT３、Pt４を順次成膜する。次に（ｂ）で第１のN
SG５を全面に成膜した後に、（ｃ）でこの上に第１のレ
ジスト層６を形成する。このパターンは形成する強誘電
体キャパシタの上部電極のパターンに対応する。次に
（ｄ）ではこのレジスト層をマスクとしてNSG層５を選
択的にエッチングする。この時、エッチングは反応性イ
オンエッチングを用いて行われ、反応性ガスとしてはCF
4、CHF3が用いられる。次に、（ｅ）でレジストを酸素
プラズマを用いたアッシング等の方法で除去する。次
に、（ｆ）で上部電極Pt層４、PZT層３をCl2/Arを用い
た反応性イオンエッチング等の方法でエッチングする。
この時、PZT層エッチングにおいてはガスをCF4/Ar等と
切り替えても良く、他のエッチングパラーメータ（圧力
等）も同様に切り替えることが可能である。この時、マ
スクとなる前記NSG層５も同時にエッチングされるが、
一般にPt、PZTのエッチング速度とNSGのエッチング速度
はほぼ等しく100nm/min程度であるため、前記の膜厚設
定の場合Ptのエッチング終了時にはNSG層５の厚さは100
nm程度となる。この時、NSG層５の側壁にはレジストマ
スクの場合と同様に再付着層が形成されているが、その
高さは高々NSG層５の厚さと同じ100nmである。この後で
（ｇ）において第２のNSG層７を成膜し、前記（ｃ）〜
（ｅ）と同様に（ｈ）〜（ｊ）で第２のレジスト層８を
形成、NSGエッチング、レジスト除去を行う。ただしこ
の場合に第２のレジスト層８のパターンは形成する強誘
電体パターンの下部電極パターンに対応する。次に
（ｋ）で（ｆ）と全く同様にNSG層７をマスクにしてPt/
Ti層２をエッチングする。この場合にもPtとNSGのエッ
チング速度は前記と同様にほぼ等しいため、エッチング
終了時にはNSG層７の膜厚は100nm程度になっている。前
期と同様にNSG層７の側壁にも再付着層が形成されてい
るが、やはりこの場合にもその高さは高々100nmであ
る。最後に（ｌ）でキャパシタカバー膜となるNSG層９
を全面に成膜する。この時、マスクとして用いたNSG層
５、７はNSG層９と一体化し、キャパシタカバー膜とな
り、後の工程（コンタクトエッチ、配線形成、配線エッ
チング等）が行われる。
２、PZT３、Pt４を順次成膜する。次に（ｂ）で第１のN
SG５を全面に成膜した後に、（ｃ）でこの上に第１のレ
ジスト層６を形成する。このパターンは形成する強誘電
体キャパシタの上部電極のパターンに対応する。次に
（ｄ）ではこのレジスト層をマスクとしてNSG層５を選
択的にエッチングする。この時、エッチングは反応性イ
オンエッチングを用いて行われ、反応性ガスとしてはCF
4、CHF3が用いられる。次に、（ｅ）でレジストを酸素
プラズマを用いたアッシング等の方法で除去する。次
に、（ｆ）で上部電極Pt層４、PZT層３をCl2/Arを用い
た反応性イオンエッチング等の方法でエッチングする。
この時、PZT層エッチングにおいてはガスをCF4/Ar等と
切り替えても良く、他のエッチングパラーメータ（圧力
等）も同様に切り替えることが可能である。この時、マ
スクとなる前記NSG層５も同時にエッチングされるが、
一般にPt、PZTのエッチング速度とNSGのエッチング速度
はほぼ等しく100nm/min程度であるため、前記の膜厚設
定の場合Ptのエッチング終了時にはNSG層５の厚さは100
nm程度となる。この時、NSG層５の側壁にはレジストマ
スクの場合と同様に再付着層が形成されているが、その
高さは高々NSG層５の厚さと同じ100nmである。この後で
（ｇ）において第２のNSG層７を成膜し、前記（ｃ）〜
（ｅ）と同様に（ｈ）〜（ｊ）で第２のレジスト層８を
形成、NSGエッチング、レジスト除去を行う。ただしこ
の場合に第２のレジスト層８のパターンは形成する強誘
電体パターンの下部電極パターンに対応する。次に
（ｋ）で（ｆ）と全く同様にNSG層７をマスクにしてPt/
Ti層２をエッチングする。この場合にもPtとNSGのエッ
チング速度は前記と同様にほぼ等しいため、エッチング
終了時にはNSG層７の膜厚は100nm程度になっている。前
期と同様にNSG層７の側壁にも再付着層が形成されてい
るが、やはりこの場合にもその高さは高々100nmであ
る。最後に（ｌ）でキャパシタカバー膜となるNSG層９
を全面に成膜する。この時、マスクとして用いたNSG層
５、７はNSG層９と一体化し、キャパシタカバー膜とな
り、後の工程（コンタクトエッチ、配線形成、配線エッ
チング等）が行われる。
【００２２】本発明の製造方法においては、ハードマス
クとなるNSG５、７をエッチング後に除去せず、そのま
まキャパシタカバー膜９に取り込んだ形態とする。その
ため、図３に示した従来例と比べてその工程が簡略化さ
れる。ハードマスクの側壁には再付着層がレジストマス
クの場合と同様に形成されているが、これはハードマス
クを除去しないためにゴミとなってキャパシタショート
の原因とはなりにくい。更に、前記の様にレジストマス
クの高さは1μm程度と高かったのに対し、例えば、その
除去工程による悪影響及びマスクの側壁再付着によるキ
ャパシタショート等の問題は発生しない。更に、ハード
マスクを用いているためレジストマスクの場合の様にマ
スクのテーパー化が生じないため、高い加工精度が得ら
れる。
クとなるNSG５、７をエッチング後に除去せず、そのま
まキャパシタカバー膜９に取り込んだ形態とする。その
ため、図３に示した従来例と比べてその工程が簡略化さ
れる。ハードマスクの側壁には再付着層がレジストマス
クの場合と同様に形成されているが、これはハードマス
クを除去しないためにゴミとなってキャパシタショート
の原因とはなりにくい。更に、前記の様にレジストマス
クの高さは1μm程度と高かったのに対し、例えば、その
除去工程による悪影響及びマスクの側壁再付着によるキ
ャパシタショート等の問題は発生しない。更に、ハード
マスクを用いているためレジストマスクの場合の様にマ
スクのテーパー化が生じないため、高い加工精度が得ら
れる。
【００２３】上記製造方法において得られるキャパシタ
においては、例えば、上部電極上の絶縁膜層の厚さはエ
ッチング後のNSG５とNSG７の厚さと容量カバー膜９の厚
さの和となるのに対して容量以外の部分では容量カバー
膜９の厚さ分だけとなって、その厚さが大きく異なると
いう特徴を有するが、これは特にその容量特性、デバイ
ス特性に影響を与えるものではない。実際の容量におい
ては図１の工程の後にコンタクト穴形成、Al配線形成等
の工程を経るが、この場合に最終的に形成された容量の
断面図を図２に示す。
においては、例えば、上部電極上の絶縁膜層の厚さはエ
ッチング後のNSG５とNSG７の厚さと容量カバー膜９の厚
さの和となるのに対して容量以外の部分では容量カバー
膜９の厚さ分だけとなって、その厚さが大きく異なると
いう特徴を有するが、これは特にその容量特性、デバイ
ス特性に影響を与えるものではない。実際の容量におい
ては図１の工程の後にコンタクト穴形成、Al配線形成等
の工程を経るが、この場合に最終的に形成された容量の
断面図を図２に示す。
【００２４】本実施例ではマスクとなるNSG層５、７の
厚さはそれぞれ600nm、300nmとしたが、これをそれぞれ
500nm、200nmとすればエッチング終了時にはどちらもそ
の膜厚はほぼ零となる。この場合には上部電極やPZTが
直接エッチングされるおそれがあるが、側壁再付着層は
完全に除去される。使用するデバイスにおいて上部電極
やPZTに対してのオーバーエッチングがその動作上悪影
響を与えない場合であればこの条件も使用可能である。
この場合には側壁再付着層が全く無いために容量の歩留
まりは更に高いものとなる。この場合には前記の例と異
なり最終的な絶縁膜層の厚さは上部電極上でもそれ以外
でも一定となる。
厚さはそれぞれ600nm、300nmとしたが、これをそれぞれ
500nm、200nmとすればエッチング終了時にはどちらもそ
の膜厚はほぼ零となる。この場合には上部電極やPZTが
直接エッチングされるおそれがあるが、側壁再付着層は
完全に除去される。使用するデバイスにおいて上部電極
やPZTに対してのオーバーエッチングがその動作上悪影
響を与えない場合であればこの条件も使用可能である。
この場合には側壁再付着層が全く無いために容量の歩留
まりは更に高いものとなる。この場合には前記の例と異
なり最終的な絶縁膜層の厚さは上部電極上でもそれ以外
でも一定となる。
【００２５】本実施例では、誘電体層としてPZTを使用
したが、他にSrBi2Ta2O9、（Ba1-x,Srx）TiO3等を用い
た場合でも同様の効果が得られる。この時、これらの材
料にはその強誘電特性の向上のためにLa、Nb、Caをドー
プさせる事も可能である。本実施例では上部電極、下部
電極としてPtを使用しているが、他にIr、IrO2、Ru、Ru
O2、W、WSix、TiN、WN等を用いる事も可能である。更
に、上部電極と下部電極で異なる材料を使用する事も可
能である。
したが、他にSrBi2Ta2O9、（Ba1-x,Srx）TiO3等を用い
た場合でも同様の効果が得られる。この時、これらの材
料にはその強誘電特性の向上のためにLa、Nb、Caをドー
プさせる事も可能である。本実施例では上部電極、下部
電極としてPtを使用しているが、他にIr、IrO2、Ru、Ru
O2、W、WSix、TiN、WN等を用いる事も可能である。更
に、上部電極と下部電極で異なる材料を使用する事も可
能である。
【００２６】本実施例では、マスクとなるNSG層５、７
の厚さはそれぞれ600nm、300nmとしたが、これをそれぞ
れ500nm、200nmとすればエッチング終了時にはどちらも
その膜厚はほぼ零となる。この場合には上部電極やPZT
が直接エッチングされるおそれがあるが、側壁再付着層
は完全に除去される。使用するデバイスにおいて上部電
極やPZTに対してのオーバーエッチングがその動作上悪
影響を与えない場合であればこの条件も使用可能であ
る。この場合には側壁再付着層が全く無いために容量の
歩留まりは更に高いものとなる。
の厚さはそれぞれ600nm、300nmとしたが、これをそれぞ
れ500nm、200nmとすればエッチング終了時にはどちらも
その膜厚はほぼ零となる。この場合には上部電極やPZT
が直接エッチングされるおそれがあるが、側壁再付着層
は完全に除去される。使用するデバイスにおいて上部電
極やPZTに対してのオーバーエッチングがその動作上悪
影響を与えない場合であればこの条件も使用可能であ
る。この場合には側壁再付着層が全く無いために容量の
歩留まりは更に高いものとなる。
【００２７】
【発明の効果】以上詳細に説明したように、本発明に係
るキャパシタの製造方法及びキャパシタによれば、誘電
体キャパシタを高い歩留まり、高い加工精度を持って得
られるという効果が得られる。
るキャパシタの製造方法及びキャパシタによれば、誘電
体キャパシタを高い歩留まり、高い加工精度を持って得
られるという効果が得られる。
【図１】 本発明に係る一実施形態であるキャパシタの
製造方法の各工程を示す断面図である。
製造方法の各工程を示す断面図である。
【図２】 本発明に係る一実施形態であるキャパシタの
断面図である。
断面図である。
【図３】 強誘電体キャパシタのヒステリシス特性を示
す図である。
す図である。
【図４】 従来のキャパシタの製造方法の各工程を示す
断面図である。
断面図である。
【図５】 従来の別のキャパシタの製造方法の各工程を
示す断面図である。
示す断面図である。
【図６】 従来のキャパシタの製造方法の問題点を説明
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。
【図７】 従来のキャパシタの製造方法の問題点を説明
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。
１ 下地酸化膜（BPSG、基板） ２ 下部電極（Pt/Ti） ３ 誘電体層（PZT） ４ 上部電極（Pt） ５ NSG層（第一の絶縁膜） ６ レジスト ７ NSG層（第二の絶縁膜） ８ レジスト ９ キャパシタカバー膜（NSG、第三の絶縁膜） １１ SiO2層 １２ SiO2層 １３ 側壁再付着物 １４ Al配線層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/108
Claims (3)
- 【請求項１】 基板上に下部電極用の導電膜、誘電体
膜、上部電極用の導電膜を順次成膜する工程と、 該上部電極用の導電膜上に該導電膜をエッチングする際
のマスクとしての機能を有する第一の絶縁膜を形成する
工程と、 該第一の絶縁膜をパターンニングする工程と、 該第一の絶縁膜パターンをマスクとして前記上部電極用
の導電膜および前記誘電体膜をエッチングしてパターン
を形成する工程と、 前記第一の絶縁膜パターンを残したままで、前記下部電
極用の導電膜上に該導電膜をエッチングする際のマスク
としての機能を有する第二の絶縁膜を形成する工程と、 該第二の絶縁膜をパターンニングする工程と、 該第二の絶縁膜パターンをマスクとして前記下部電極を
エッチングしてパターンを形成する工程と、 前記第二の絶縁膜パターンと前記下部電極とを被覆する
第三の絶縁膜を成膜する工程とを含むことを特徴とする
キャパシタの製造方法。 - 【請求項２】 請求項１に記載のキャパシタの製造方法
において、 前記第一の絶縁膜および前記第二の絶縁膜がNSG膜から
なることを特徴とするキャパシタの製造方法。 - 【請求項３】 基板上に下部電極、誘電体層、上部電
極、該上部電極のエッチングの際のマスクとしての機能
を有する第一の絶縁層の順に積層され、 前記第一の絶縁膜、前記上部電極、および前記誘電体層
は、該下部電極をエッチングする際のマスクとしての機
能を有する第二の絶縁膜で被覆され、前記第二の絶縁
膜、および前記下部電極は、第三の絶縁膜で被覆されて
いることを特徴とするキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37177198A JP3166747B2 (ja) | 1998-12-28 | 1998-12-28 | キャパシタの製造方法及びキャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37177198A JP3166747B2 (ja) | 1998-12-28 | 1998-12-28 | キャパシタの製造方法及びキャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196032A JP2000196032A (ja) | 2000-07-14 |
| JP3166747B2 true JP3166747B2 (ja) | 2001-05-14 |
Family
ID=18499278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37177198A Expired - Fee Related JP3166747B2 (ja) | 1998-12-28 | 1998-12-28 | キャパシタの製造方法及びキャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166747B2 (ja) |
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|---|---|---|---|---|
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| JP2004214544A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2005175262A (ja) * | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4629021B2 (ja) * | 2006-11-21 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4515492B2 (ja) * | 2007-08-29 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5350174B2 (ja) * | 2009-10-16 | 2013-11-27 | Ｓｐｐテクノロジーズ株式会社 | プラズマエッチング方法 |
-
1998
- 1998-12-28 JP JP37177198A patent/JP3166747B2/ja not_active Expired - Fee Related
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