JP3101685B2 - 再蒸着を用いた構造体の形成方法 - Google Patents
再蒸着を用いた構造体の形成方法Info
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- 238000000034 method Methods 0.000 title claims description 27
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 239000002245 particle Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000992 sputter etching Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 20
- 239000007858 starting material Substances 0.000 description 13
- 229910052697 platinum Inorganic materials 0.000 description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910000909 Lead-bismuth eutectic Inorganic materials 0.000 description 5
- 229910019899 RuO Inorganic materials 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 229910008799 WPt Inorganic materials 0.000 description 2
- 229910008812 WSi Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910020684 PbZr Inorganic materials 0.000 description 1
- 101710162453 Replication factor A Proteins 0.000 description 1
- 102100035729 Replication protein A 70 kDa DNA-binding subunit Human genes 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- -1 conductive oxides Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- Steroid Compounds (AREA)
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Description
【発明の詳細な説明】 発明の分野 本発明は半導体の製造に関し、さらに詳細には、出発
物質を再蒸着することによって形成される構造体の製造
に関する。
物質を再蒸着することによって形成される構造体の製造
に関する。
発明の背景 側壁パッシベーションは、化学蒸着中において構造体
の側壁上で行われる。一般に、側壁パッシベーションは
マスクの完全性を高めるためマスク強化用に用いられ、
それによりマスク部分自体がエッチング中に消耗すると
きに生じるアンダーカットやその他のエッチングによる
欠陥がなくなる。化学蒸着部分は、プロセスを実施する
ために使用するものであり、全プロセスの構造上の目的
物ではないので、一般には後に除去される。
の側壁上で行われる。一般に、側壁パッシベーションは
マスクの完全性を高めるためマスク強化用に用いられ、
それによりマスク部分自体がエッチング中に消耗すると
きに生じるアンダーカットやその他のエッチングによる
欠陥がなくなる。化学蒸着部分は、プロセスを実施する
ために使用するものであり、全プロセスの構造上の目的
物ではないので、一般には後に除去される。
エッチングと再堆積を用いたワイヤリングパターンを
形成する方法として、日本特許の要約のVol.12,No.500
（Ｅ−69）とJP−Ａ−63211740を参照されたい。さら
に、イオンエッチングとバックスパッタを用いた形状を
形成する方法として、英国特許No.A−2110876を参照さ
れたい。
形成する方法として、日本特許の要約のVol.12,No.500
（Ｅ−69）とJP−Ａ−63211740を参照されたい。さら
に、イオンエッチングとバックスパッタを用いた形状を
形成する方法として、英国特許No.A−2110876を参照さ
れたい。
発明の概要 本発明は、出発物質をエッチングしそのエッチング中
に基礎の側壁上にこれを再蒸着する構造体の形成方法で
ある。本発明の一実施態様では、エッチング後に基礎を
除去し、再蒸着した出発物質とエッチングされない出発
物質を残して構造体を形成する。この構造体はキャパシ
タ電極になる。この実施態様では、構造体を覆う誘電層
と導電層を形成することによってキャパシタを形成する
ことができる。
に基礎の側壁上にこれを再蒸着する構造体の形成方法で
ある。本発明の一実施態様では、エッチング後に基礎を
除去し、再蒸着した出発物質とエッチングされない出発
物質を残して構造体を形成する。この構造体はキャパシ
タ電極になる。この実施態様では、構造体を覆う誘電層
と導電層を形成することによってキャパシタを形成する
ことができる。
第２の実施態様では、基礎は最終的な構造体の一部分
を形成する。この場合、構造体上に誘電層と導電層とを
形成することによってキャパシタを形成することができ
る。
を形成する。この場合、構造体上に誘電層と導電層とを
形成することによってキャパシタを形成することができ
る。
他の実施態様では、単一のエッチング段階において再
蒸着行なうことによりキャパシタを形成することができ
る。この場合、基板を覆うように二つの導電層を形成
し、これら導電層間に誘電層が配置されるようにこれを
形成する。エッチングは、これらの層を基礎でマスクし
た後に実施する。エッチングにより粒子または各層部分
が形成され、これらが基礎の側壁上に蒸着してキャパシ
タを形成する。
蒸着行なうことによりキャパシタを形成することができ
る。この場合、基板を覆うように二つの導電層を形成
し、これら導電層間に誘電層が配置されるようにこれを
形成する。エッチングは、これらの層を基礎でマスクし
た後に実施する。エッチングにより粒子または各層部分
が形成され、これらが基礎の側壁上に蒸着してキャパシ
タを形成する。
フォトレジスト・マスクを基礎として用いた場合、本
発明の方法によって製造される構造体の寸法は、フォト
リソグラフィの限界によってのみ決定される。リソグラ
フィによって画成可能な最小寸法のマスクを用いて、容
器セルを形成することができる。
発明の方法によって製造される構造体の寸法は、フォト
リソグラフィの限界によってのみ決定される。リソグラ
フィによって画成可能な最小寸法のマスクを用いて、容
器セルを形成することができる。
図面の簡単な説明 図１は、出発物質を有し、かつエッチング環境内に位
置する基板のマスクされた部分の断面図である。
置する基板のマスクされた部分の断面図である。
図２は、出発物質のエッチングと再蒸着の後の、図１
に示される基板を示す。
に示される基板を示す。
図３は、マスクを除去した後の図２に示される基板で
ある。
ある。
図４は、図３に示される基板の平面図である。
図５は、誘電層、導電層およびマスクを形成した後
の、図３に示される基板および構造体を示す図である。
の、図３に示される基板および構造体を示す図である。
図６は、誘電層と導電層をエッチングしマスクを除去
した後の、図５に示される基板と構造体を示す。
した後の、図５に示される基板と構造体を示す。
図７は、誘電層を間に配置しマスクされた導電層と基
板との断面図である。
板との断面図である。
図８は、導電層と誘電層をエッチングし再蒸着した後
の、図７に示される基板である。
の、図７に示される基板である。
図９は、マスクを除去した後の図８に示される構造体
の断面図である。
の断面図である。
図10は、誘電層を間に配置し、導電プラグでマスクさ
れ、さらに基板の一部分を覆う導電層の断面図である。
れ、さらに基板の一部分を覆う導電層の断面図である。
図11は、導電層と誘電層をエッチングし再蒸着した後
の、図10に示される基板部分である。
の、図10に示される基板部分である。
図12は、導電プラグの側壁上に再蒸着された誘電層と
導電層との断面図である。
導電層との断面図である。
図13は、走査型電子顕微鏡を用いて撮影した、本発明
の構造体を示す写真の写しである。
の構造体を示す写真の写しである。
第14図は、走査型電子顕微鏡を用いて撮影された本発
明の構造体の断面図を示す写真の写しである。
明の構造体の断面図を示す写真の写しである。
本発明の詳細な説明 蒸着した物質のエッチング中にこの蒸着物質を再蒸着
することによって、構造体を形成する方法が開示され
る。エッチングにより蒸着物質の粒子が加速され、その
一部がベースを形成する基礎の側壁を衝撃し、加速され
た粒子がそのベース上に再蒸着物質を形成するという点
で、再蒸着は機械的なものである。したがって、再蒸着
した物質は、最初に蒸着した（または形成された）物質
と同じ化学組成を有する。
することによって、構造体を形成する方法が開示され
る。エッチングにより蒸着物質の粒子が加速され、その
一部がベースを形成する基礎の側壁を衝撃し、加速され
た粒子がそのベース上に再蒸着物質を形成するという点
で、再蒸着は機械的なものである。したがって、再蒸着
した物質は、最初に蒸着した（または形成された）物質
と同じ化学組成を有する。
図１に示す一実施態様では、出発物質が基板10を覆う
ように蒸着されて導電層５が形成される。好ましい実施
態様では、出発物質５は白金であるが、TiPt、TiNPt、T
iAlN−Pt、Ru、RuO2、RuPt、RuO2Pt、Ｗ、WPt、WSi、T
i、TiSi、Ta、TaN、TaSi、ドープされたおよび未ドープ
のポリSi、Al、PdおよびIrなどの他の物質も用いること
ができる。基礎15は、出発物質５を覆うように形成され
る。この態様では、基礎15は、その寸法がフォトリソグ
ラフィ技法によってのみ限定されるフォトレジスト・マ
スクである。添付図面に示す基礎15は方形であるが、あ
らゆる形状が形成可能である。出発物質５は、RFイオン
源20としてイオンミルエッチャーを使用したラジオ周波
数でアルゴン・プラズマ環境内においてエッチングされ
る。イオンミルエッチャー中のアルゴンを用いたエッチ
ングは、当業者には周知である。エッチャントとして他
の物質を用いることもできる。
ように蒸着されて導電層５が形成される。好ましい実施
態様では、出発物質５は白金であるが、TiPt、TiNPt、T
iAlN−Pt、Ru、RuO2、RuPt、RuO2Pt、Ｗ、WPt、WSi、T
i、TiSi、Ta、TaN、TaSi、ドープされたおよび未ドープ
のポリSi、Al、PdおよびIrなどの他の物質も用いること
ができる。基礎15は、出発物質５を覆うように形成され
る。この態様では、基礎15は、その寸法がフォトリソグ
ラフィ技法によってのみ限定されるフォトレジスト・マ
スクである。添付図面に示す基礎15は方形であるが、あ
らゆる形状が形成可能である。出発物質５は、RFイオン
源20としてイオンミルエッチャーを使用したラジオ周波
数でアルゴン・プラズマ環境内においてエッチングされ
る。イオンミルエッチャー中のアルゴンを用いたエッチ
ングは、当業者には周知である。エッチャントとして他
の物質を用いることもできる。
図２のように、エッチング中において出発物質５の一
部分、この場合、白金が基礎15の側壁上に25として再蒸
着される。一般に、出発物質５と加速されたエッチャン
トイオンの軌道との間の入射角は、基礎15の側壁上への
出発物質５の再蒸着量が最大になるように選択される。
一般に、90度の入射角が最適である。
部分、この場合、白金が基礎15の側壁上に25として再蒸
着される。一般に、出発物質５と加速されたエッチャン
トイオンの軌道との間の入射角は、基礎15の側壁上への
出発物質５の再蒸着量が最大になるように選択される。
一般に、90度の入射角が最適である。
図３および図４において、フォトレジストが除去され
て、本発明の方法によって白金により形成された導電層
５と25からなる構造体27が残存する。
て、本発明の方法によって白金により形成された導電層
５と25からなる構造体27が残存する。
白金構造体27は、容器セルキャパシタ用の記憶ノード
電極として使用することができる。この場合、図５と図
６に示すように、キャパシタ製造を完了するためにプロ
セスがさらに継続される。
電極として使用することができる。この場合、図５と図
６に示すように、キャパシタ製造を完了するためにプロ
セスがさらに継続される。
図５において、誘電層30は、白金構造体27を覆うよう
に蒸着される。この蒸着の後、導電層35を通常スパッタ
リングによって誘電層30を覆うように蒸着する。次い
で、誘電層30と導電層35をマスク38を用いてパターン化
する。誘電層30と導電層35を、当業者に周知の手段によ
ってエッチングして、図６に示すキャパシタ40を形成す
る。
に蒸着される。この蒸着の後、導電層35を通常スパッタ
リングによって誘電層30を覆うように蒸着する。次い
で、誘電層30と導電層35をマスク38を用いてパターン化
する。誘電層30と導電層35を、当業者に周知の手段によ
ってエッチングして、図６に示すキャパシタ40を形成す
る。
白金の代わりにオスミウム、イリジウムまたはルテニ
ウムを用いる場合、本発明のプロセスによって形成した
構造体を酸化させ、それによりそれぞれOsOx、IrO2、Ru
O2を形成してもよい。
ウムを用いる場合、本発明のプロセスによって形成した
構造体を酸化させ、それによりそれぞれOsOx、IrO2、Ru
O2を形成してもよい。
図７〜図９に示す他の実施態様では、誘電層60が間に
位置する二つの導電層50と55からなる複数層において、
これら各層を構成する三つの出発物質が、基板65を覆う
ように蒸着される（図７を参照）。導電層50と55を、通
常フォトレジスト・マスクである基礎70でパターン化
し、次いで通常単一のエッチング段階により、導電層5
0、55および誘電層60をエッチングする。
位置する二つの導電層50と55からなる複数層において、
これら各層を構成する三つの出発物質が、基板65を覆う
ように蒸着される（図７を参照）。導電層50と55を、通
常フォトレジスト・マスクである基礎70でパターン化
し、次いで通常単一のエッチング段階により、導電層5
0、55および誘電層60をエッチングする。
図８において、導電層55をエッチングすると導電層55
が基礎70の側壁上に再蒸着して、（基板に対して）垂直
な導電層75を形成する。エッチングを継続して誘電層60
を再蒸着させ、垂直誘電層80を形成する。さらにエッチ
ングを継続して導電層50をエッチングし、これをエッチ
ング中に垂直導電層90として再蒸着させ。導電層50と55
に適した物質の中には、白金、導電性酸化物、およびポ
リシリコンが挙げられる。再蒸着された導電層75および
90は、当初の導電層50および55と同じ物質である。した
がって、50と55が白金の場合、再蒸着された導電層75と
90もまた白金である。同じことが誘電層にも当てはま
る。誘電層60は、Ba（１−ｘ）SrxO3、PbZr（１−ｘ）T
ixO3、LAなど様々なドーパントを有するPZT、Sr（１−
ｘ）BixTaO3、Sr（１−ｘ）BixTiO3、および他のすべて
のSmolenski化合物、PbMg（１−ｘ）NbxTiO3（PMN）、P
bTiO3（PMN−PT）との化合物、CaBi2Nb2O9、SrBi2Nb
2O9、BaBi2Nb2O9、PbBi2Nb2O9、BiBi2NbTiO9、BaBi4Ti4
O15、CaBi2Ta2O9、SrBi2Ta2O9、BaBi2Ta2O9、PbBi2Ta2O
9、Bi4Ti3O12、SrBi4Ti4O15、BaBi4Ti4O15、PbBi4Ti4O
15、（Pb、Sr）Bi2Nb2O9、（Pb、Ba）Bi2Nb2O9、（Ba、
Ca）Bi2Nb2O9、（Ba、Sr）Bi2Nb2O9、BaBi2Nb2O9、Ba
0.75Bi2.25Ti0.25Nb1.75O9、Ba0.5Bi2.5Ti0.5Nb1.5O9、
Ba0.25Bi2.75Ti0.25Nb1.25O9、Bi3TiNbO9、SrBi2Nb
2O9、Sr0.8Bi2.2Ti0.2Nb1.8O9、Sr0.6Bi2.4Ti0.4Nb1.6O
9、Bi3TiNbO9、PbBi2Nb2O9、Pb0.75Bi2.25Ti0.25Nb1.75
O9、Pb0.5Bi2.5Ti0.5Nb1.5O9、Pb0.25Bi2.75Ti0.75Nb
1.25O9、Bi3TiNbO9、PbBi4Ti4O15、Pb0.75Bi4.25Ti3.75
Ga0.25O15、Pb0.5Bi4.5Ti3.5Ga0.5O15、およびBi5Ti3Ga
O15からなるグループから選択された誘電体のグループ
から選ぶことができる。プロセス段階を最小にするため
に、ただ１つのエッチャントおよびただ１つのエッチン
グ段階を用いることが望ましいが、複数のエッチャント
または複数のエッチング段階を用いて本発明の方法を実
施することも可能である。
が基礎70の側壁上に再蒸着して、（基板に対して）垂直
な導電層75を形成する。エッチングを継続して誘電層60
を再蒸着させ、垂直誘電層80を形成する。さらにエッチ
ングを継続して導電層50をエッチングし、これをエッチ
ング中に垂直導電層90として再蒸着させ。導電層50と55
に適した物質の中には、白金、導電性酸化物、およびポ
リシリコンが挙げられる。再蒸着された導電層75および
90は、当初の導電層50および55と同じ物質である。した
がって、50と55が白金の場合、再蒸着された導電層75と
90もまた白金である。同じことが誘電層にも当てはま
る。誘電層60は、Ba（１−ｘ）SrxO3、PbZr（１−ｘ）T
ixO3、LAなど様々なドーパントを有するPZT、Sr（１−
ｘ）BixTaO3、Sr（１−ｘ）BixTiO3、および他のすべて
のSmolenski化合物、PbMg（１−ｘ）NbxTiO3（PMN）、P
bTiO3（PMN−PT）との化合物、CaBi2Nb2O9、SrBi2Nb
2O9、BaBi2Nb2O9、PbBi2Nb2O9、BiBi2NbTiO9、BaBi4Ti4
O15、CaBi2Ta2O9、SrBi2Ta2O9、BaBi2Ta2O9、PbBi2Ta2O
9、Bi4Ti3O12、SrBi4Ti4O15、BaBi4Ti4O15、PbBi4Ti4O
15、（Pb、Sr）Bi2Nb2O9、（Pb、Ba）Bi2Nb2O9、（Ba、
Ca）Bi2Nb2O9、（Ba、Sr）Bi2Nb2O9、BaBi2Nb2O9、Ba
0.75Bi2.25Ti0.25Nb1.75O9、Ba0.5Bi2.5Ti0.5Nb1.5O9、
Ba0.25Bi2.75Ti0.25Nb1.25O9、Bi3TiNbO9、SrBi2Nb
2O9、Sr0.8Bi2.2Ti0.2Nb1.8O9、Sr0.6Bi2.4Ti0.4Nb1.6O
9、Bi3TiNbO9、PbBi2Nb2O9、Pb0.75Bi2.25Ti0.25Nb1.75
O9、Pb0.5Bi2.5Ti0.5Nb1.5O9、Pb0.25Bi2.75Ti0.75Nb
1.25O9、Bi3TiNbO9、PbBi4Ti4O15、Pb0.75Bi4.25Ti3.75
Ga0.25O15、Pb0.5Bi4.5Ti3.5Ga0.5O15、およびBi5Ti3Ga
O15からなるグループから選択された誘電体のグループ
から選ぶことができる。プロセス段階を最小にするため
に、ただ１つのエッチャントおよびただ１つのエッチン
グ段階を用いることが望ましいが、複数のエッチャント
または複数のエッチング段階を用いて本発明の方法を実
施することも可能である。
従前の実施態様の場合のように、図９に示すように基
礎70が従来の方法を用いて除去される。これにより本発
明の構造体100が残存する。この場合、構造体100は、RF
イオン源としてイオン・ミル・エッチャーを使用したラ
ジオ周波数でアルゴン・プラズマ環境内で入射角90度に
おいて実施した単一のエッチング段階を用いて形成した
記憶セル・キャパシタとなる。所望の側壁蒸着がエッチ
ング中に行われる限り、エッチャントと入射角を含め
て、このエッチングの別態様も使用できる。
礎70が従来の方法を用いて除去される。これにより本発
明の構造体100が残存する。この場合、構造体100は、RF
イオン源としてイオン・ミル・エッチャーを使用したラ
ジオ周波数でアルゴン・プラズマ環境内で入射角90度に
おいて実施した単一のエッチング段階を用いて形成した
記憶セル・キャパシタとなる。所望の側壁蒸着がエッチ
ング中に行われる限り、エッチャントと入射角を含め
て、このエッチングの別態様も使用できる。
図10と図11に示す他の実施態様では、間に誘電層115
を配置した二つの導電層105および110が、基板120を覆
うように蒸着される。導電プラグ125を従来の手段によ
って導電層105を覆うように形成する。ポリシリコン・
プラグは、導電プラグ125として選択される一つ好まし
いものであるが、導電プラグ125は、TiPt、TiNPt、TiAl
N−Pt、Ru、RuO2、RuPt、RuO2Pt、Ｗ、WPt、WSi、Ti、T
iSi、Ta、TaN、TaSi、ドープされたおよび未ドープのポ
リSi、Al、PdおよびIrからなるグループから選択された
物質であってもよい。なお、他の導電性物質も使用でき
る。
を配置した二つの導電層105および110が、基板120を覆
うように蒸着される。導電プラグ125を従来の手段によ
って導電層105を覆うように形成する。ポリシリコン・
プラグは、導電プラグ125として選択される一つ好まし
いものであるが、導電プラグ125は、TiPt、TiNPt、TiAl
N−Pt、Ru、RuO2、RuPt、RuO2Pt、Ｗ、WPt、WSi、Ti、T
iSi、Ta、TaN、TaSi、ドープされたおよび未ドープのポ
リSi、Al、PdおよびIrからなるグループから選択された
物質であってもよい。なお、他の導電性物質も使用でき
る。
図11に、導電層105、110および誘電層115をエッチン
グした後の、導電層105、110の再蒸着と誘電層115の再
蒸着を示す。この再蒸着中に記憶ノード・キャパシタ13
0が形成される。記憶ノード・キャパシタ130は、記憶ノ
ード電極として導電層110を有し、セル・プレート電極
として導電層105と導電プラグ125を有する。
グした後の、導電層105、110の再蒸着と誘電層115の再
蒸着を示す。この再蒸着中に記憶ノード・キャパシタ13
0が形成される。記憶ノード・キャパシタ130は、記憶ノ
ード電極として導電層110を有し、セル・プレート電極
として導電層105と導電プラグ125を有する。
他の実施態様では、導電層105の蒸着を省略してもよ
い。このようにして形成された記憶ノード電極は、図12
に示すように、記憶ノード電極として導電層110を有
し、セル・プレート電極として導電プラグ125を有す
る。
い。このようにして形成された記憶ノード電極は、図12
に示すように、記憶ノード電極として導電層110を有
し、セル・プレート電極として導電プラグ125を有す
る。
図13に、走査型電子顕微鏡を用いて撮影した本発明の
構造体を示す写真の写しを示し、図14に、走査型電子顕
微鏡を用いて撮影した本発明の構造体の断面を示す写真
の写しを示す。
構造体を示す写真の写しを示し、図14に、走査型電子顕
微鏡を用いて撮影した本発明の構造体の断面を示す写真
の写しを示す。
以上、本発明についてその好ましい実施態様について
説明したが、使用した用語は限定の語ではなく説明のた
めの用語であること、および本発明の精神および範囲か
ら逸脱することなく請求の範囲内での変更をそのより広
い態様内で行うことができることを理解されたい。
説明したが、使用した用語は限定の語ではなく説明のた
めの用語であること、および本発明の精神および範囲か
ら逸脱することなく請求の範囲内での変更をそのより広
い態様内で行うことができることを理解されたい。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−211740（ＪＰ，Ａ) 特開 昭58−106833（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (11)
- 【請求項１】第１の導電層（５）を形成する段階と、 前記第１の導電層（５）を覆うパターン化された第２の
層（15）を形成する段階と、 該パターン化された第２の層（15）の一部分に前記第１
の導電層（25）をスパッタエッチングによって再蒸着さ
せる段階と、 前記パターン化された第２の層（15）を除去して、前記
再蒸着によって形成された前記第１の導電層（25）から
成る側壁と、前記パターン化された第２の層（15）の下
に最初から位置する前記第１の導電層（５）から成る底
壁とを有する構造体（27）を形成する段階とからなる、
複数層からなる半導体キャパシタを半導体デバイス上に
製造する方法において、 前記構造体を覆う誘電層（30）を形成する段階と、 該誘電層を覆う第２の導電層（35）を形成する段階とを
更に備え、 これにより、前記第２の導電層（35）と前記構造体（2
7）とからなる電極を有するキャパシタを形成する半導
体キャパシタの製造方法。 - 【請求項２】前記誘電層（30）を形成する段階が前記構
造体（27）を酸化することを備える、請求項１に記載の
方法。 - 【請求項３】二つの導電層（50、55）の間に誘電層（6
0）が位置する複数層を基板（65）上に形成する段階
と、 前記複数層をパターン化された層（70）でマスクする段
階と、 前記複数層の最外層を成す導電層（55）をスパッタエッ
チングすることによって該導電層物質からなるエッチン
グ粒子を生成し、該エッチング粒子を前記パターン化さ
れた層（70）に再蒸着させる段階と、 前記誘電層（60）をスパッタエッチングすることによっ
て該誘電層物質からなるエッチング粒子を生成し、該エ
ッチング粒子を前記再蒸着された導電層（75）に再蒸着
させる段階と、 前記複数層の最内層を成す導電層（50）をスパッタエッ
チングすることによって該導電層物質からなるエッチン
グ粒子を生成し、該エッチング粒子を前記再蒸着された
誘電層（80）に再蒸着させる段階とからなり、 これにより、前記パターン化された層（70）上に形成さ
れた二つの導電層（75、90）の間に誘電層（80）が位置
する層状の側壁と、前記パターン化された層（70）の下
に最初から位置する二つの導電層（50、55）の間に誘電
層（60）が位置する層状の底壁とを有する半導体構造を
形成する方法。 - 【請求項４】前記パターン化された層（70）を除去する
段階を更に備える、請求項３に記載の方法。 - 【請求項５】複数層を形成する段階が、 基板（65）を覆う導電層（50）を形成する段階と、 該導電層（50）を覆う誘電層（60）を形成する段階とを
備える、請求項３に記載の方法。 - 【請求項６】前記半導体構造がキャパシタであり、 前記スパッタエッチングと再蒸着の段階が、 前記誘電層（60）をエッチングして、この誘電層と同じ
化学組成を有する誘電層部分を生成する段階と、 前記パターン化された層（70）の一部分に前記誘電層部
分を蒸着させる段階と、 前記誘電層（50）をエッチングして、この導電層と同じ
化学組成を有する導電層部分を生成する段階と、 前記蒸着した誘電層部分に前記導電層部分を蒸着させる
段階とからなり、 蒸着した導電性粒子と前記導電層のエッチング段階の後
に残存する導電層とが、前記キャパシタの第１の電極の
少なくとも一部分を形成する、請求項５に記載の方法。 - 【請求項７】前記パターン化された層（70）が導電性で
あり、かつ前記キャパシタの第２の電極の少なくとも一
部分を形成する、請求項６に記載の方法。 - 【請求項８】前記パターン化された層（70）を除去する
段階と、 前記誘電層（60）を覆う更なる導電層を蒸着させる段階
とを備え、 該更なる導電層が前記キャパシタの第２の電極を形成す
る、請求項６に記載の方法。 - 【請求項９】前記複数の層を形成する段階が、 前記基板（65）を覆う第１の導電層（50）を形成する段
階と、 該第１の導電層（50）を覆う誘電層（60）を形成する段
階と、 該誘電層を覆う第２の導電層（55）を形成する段階とか
らなる、請求項３に記載の方法。 - 【請求項１０】前記半導体構造がキャパシタであり、 前記スパッタエッチングと再蒸着の段階が、 前記第２の導電層（55）をエッチングして、この第２の
導電層と同じ化学組成を有する第２の導電層部分を生成
する段階と、 前記パターン化された層の一部分に前記第２の導電層部
分を蒸着させる段階と、 前記誘電層（60）をエッチングして、この誘電層と同じ
化学組成を有する誘電層部分を生成する段階と、 前記第２の導電層部分に前記誘電層部分を蒸着させる段
階と、 前記第１の導電層（50）をエッチングして、この第１の
導電層と同じ化学組成を有する第１の導電層部分を生成
する段階と、 前記誘電層部分に前記第１の導電層部分を蒸着させる段
階とからなり、 前記第１の導電層部分がキャパシタの第１の電極の少な
くとも一部分を形成し、かつ、前記第２の導電層部分が
キャパシタの第２の電極の少なくとも一部分を形成す
る、請求項９に記載の方法。 - 【請求項１１】前記スパッタエッチングと再蒸着の段階
が、単一のエッチング操作中において行なわれる、請求
項３、請求項６又は請求項10のいずれか１項に記載の方
法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US39594195A | 1995-02-28 | 1995-02-28 | |
| US08/395,941 | 1995-02-28 | ||
| US395,941 | 1995-02-28 | ||
| PCT/US1996/002413 WO1996027208A1 (en) | 1995-02-28 | 1996-02-21 | Method for forming a structure using redeposition |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10507037A JPH10507037A (ja) | 1998-07-07 |
| JP3101685B2 true JP3101685B2 (ja) | 2000-10-23 |
Family
ID=23565182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08526340A Expired - Fee Related JP3101685B2 (ja) | 1995-02-28 | 1996-02-21 | 再蒸着を用いた構造体の形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5792593A (ja) |
| EP (2) | EP1202331A3 (ja) |
| JP (1) | JP3101685B2 (ja) |
| KR (1) | KR100271111B1 (ja) |
| AT (1) | ATE220478T1 (ja) |
| DE (1) | DE69622261T2 (ja) |
| WO (1) | WO1996027208A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0865079A3 (en) * | 1997-03-13 | 1999-10-20 | Applied Materials, Inc. | A method for removing redeposited veils from etched platinum surfaces |
| US6027860A (en) | 1997-08-13 | 2000-02-22 | Micron Technology, Inc. | Method for forming a structure using redeposition of etchable layer |
| TW430900B (en) * | 1997-09-08 | 2001-04-21 | Siemens Ag | Method for producing structures having a high aspect ratio |
| US6919168B2 (en) | 1998-01-13 | 2005-07-19 | Applied Materials, Inc. | Masking methods and etching sequences for patterning electrodes of high density RAM capacitors |
| US6265318B1 (en) * | 1998-01-13 | 2001-07-24 | Applied Materials, Inc. | Iridium etchant methods for anisotropic profile |
| WO1999036956A1 (en) | 1998-01-13 | 1999-07-22 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| US6323132B1 (en) | 1998-01-13 | 2001-11-27 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| TW434907B (en) * | 1998-12-09 | 2001-05-16 | Matsushita Electronics Corp | Semiconductor memory apparatus and its manufacturing method |
| US6294836B1 (en) * | 1998-12-22 | 2001-09-25 | Cvc Products Inc. | Semiconductor chip interconnect barrier material and fabrication method |
| DE19911150C1 (de) * | 1999-03-12 | 2000-04-20 | Siemens Ag | Verfahren zur Herstellung einer mikroelektronischen Struktur |
| US6358857B1 (en) | 1999-07-23 | 2002-03-19 | Micron Technology, Inc. | Methods of etching insulative materials, of forming electrical devices, and of forming capacitors |
| WO2001018859A1 (en) | 1999-09-10 | 2001-03-15 | Unaxis Usa Inc. | Magnetic pole fabrication process and device |
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| US6444263B1 (en) | 2000-09-15 | 2002-09-03 | Cvc Products, Inc. | Method of chemical-vapor deposition of a material |
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| DE10147929C1 (de) | 2001-09-28 | 2003-04-17 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterstruktur und Verwendung des Verfahrens |
| KR100438781B1 (ko) * | 2001-12-05 | 2004-07-05 | 삼성전자주식회사 | 금속-절연체-금속 캐패시터 및 그 제조방법 |
| KR101934037B1 (ko) | 2012-11-21 | 2018-12-31 | 삼성전자주식회사 | 서포터를 갖는 반도체 소자 및 그 형성 방법 |
| CN113745402B (zh) * | 2020-05-29 | 2023-10-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、存储器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4432132A (en) * | 1981-12-07 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features |
| US4400257A (en) * | 1982-12-21 | 1983-08-23 | Rca Corporation | Method of forming metal lines |
| JPS63211740A (ja) * | 1987-02-27 | 1988-09-02 | Oki Electric Ind Co Ltd | 半導体素子の配線パタ−ン形成方法 |
| US5185058A (en) * | 1991-01-29 | 1993-02-09 | Micron Technology, Inc. | Process for etching semiconductor devices |
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| JP2953220B2 (ja) * | 1992-10-30 | 1999-09-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR960006822B1 (ko) * | 1993-04-15 | 1996-05-23 | 삼성전자주식회사 | 반도체장치의 미세패턴 형성방법 |
| US5320981A (en) * | 1993-08-10 | 1994-06-14 | Micron Semiconductor, Inc. | High accuracy via formation for semiconductor devices |
| US5451543A (en) * | 1994-04-25 | 1995-09-19 | Motorola, Inc. | Straight sidewall profile contact opening to underlying interconnect and method for making the same |
-
1996
- 1996-02-21 KR KR1019970706000A patent/KR100271111B1/ko not_active IP Right Cessation
- 1996-02-21 EP EP01204492A patent/EP1202331A3/en not_active Withdrawn
- 1996-02-21 EP EP96905568A patent/EP0812472B1/en not_active Expired - Lifetime
- 1996-02-21 DE DE69622261T patent/DE69622261T2/de not_active Expired - Lifetime
- 1996-02-21 JP JP08526340A patent/JP3101685B2/ja not_active Expired - Fee Related
- 1996-02-21 AT AT96905568T patent/ATE220478T1/de not_active IP Right Cessation
- 1996-02-21 WO PCT/US1996/002413 patent/WO1996027208A1/en active IP Right Grant
-
1997
- 1997-08-13 US US08/905,785 patent/US5792593A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0812472B1 (en) | 2002-07-10 |
| KR100271111B1 (ko) | 2000-12-01 |
| US5792593A (en) | 1998-08-11 |
| EP1202331A2 (en) | 2002-05-02 |
| DE69622261D1 (de) | 2002-08-14 |
| ATE220478T1 (de) | 2002-07-15 |
| KR19980702594A (ko) | 1998-07-15 |
| EP1202331A3 (en) | 2002-07-31 |
| DE69622261T2 (de) | 2003-03-27 |
| EP0812472A1 (en) | 1997-12-17 |
| JPH10507037A (ja) | 1998-07-07 |
| WO1996027208A1 (en) | 1996-09-06 |
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