JPS63211740A - 半導体素子の配線パタ−ン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体素子において特に微細な配線・母タ
ーンを形成する方法に関するものである。

（従来の技術） 半導体素子における従来の配線パターンの形成方法を第
２図を参照して説明する。まず、基板やその上の絶縁膜
など下地ｌ上にＡＪあるいは多結晶シリコンの配線材料
２を被着する（第２図（ａ））。

次に、その配線材料２上にレジストをコーティングして
、ホトリソグラフィによりこのレジストの／−Ｐターニ
ングを行うことにより、前記配線材料２上にレジスト／
９ターン３を形成する（第２図（ｂ））。

そして、同図のように、レジストパターン３をマスクと
して配線材料２をエツチング４することにより、配線材
料２をレジストパターン３下の配線領域にのみ残し、第
２図（ｅ）に示すように配線パターン５を形成する。そ
の後、同図のようにレジスト／９ターン３を除去する。

第３図は、従来の配線パターン形成方法の他の例を示す
工程断面図である。この方法では、基板やその上の絶縁
膜など下地１１上にＡｌ　６るいは多結晶シリコンの配
線材料１２を形成し、その上にレジスト・々ターン１３
を形成（第３図（ａ）　）　した後、再度全面にＡＪ　
や多結晶シリコンの配線材料１４を形成する（第３図（
ｂ））。そして、その配線材料１４を同第３図（ｂ）の
ようにＲＩＥ（リアクティブ・イオン・エツチング）１
５でエツチングすることにより、残存配線材料１４から
なるサイドウオール１６を前記レジストツクターン１３
の側壁に形成する（第３図（ｃ））。その後、レジスト
パターン１３を除去しく第３図（ｄ）　）　、その状態
で再度ＲＩＥＩ　７によりサイｒクオール１６が除去さ
れるまで該サイドウオール１６と配線材料１２をエツチ
ングし、サイドウオール１６が形成されていた（重なっ
ていた）領域の配線材料１２のみを残すことにより、該
残存配線材料１２からなる配線パターン１８を下地１１
上に形成する（第３図（ｅ））。

（発明が解決しようとする問題点） 以上の従来の方法のうち、第２図の第１の方法は、得ら
れる配線・９タ一ン幅がレジストの解＠度やｌＩ元装置
の性能に大きく依存する。近年、半導体素子の微細化に
より配線パターン幅も縮小し、それに伴い、縮小投影露
光装置を用いたり、レジストの改良、さらにはＲＩＥ技
術により、第２図の方法であっても〜１μｍ　レベルの
配線パターンの形成を可能としていた。しかし、更に半
導体素子の像側化が進み、配線パターン幅が〜０．１μ
ｍ程度のレベルに至っては、現在の露光装置やレジスト
の解像度では限界であυ、レジストのパターニングおよ
びエツチングによる第２図の方法では配線パターン形成
が困難になってきた。

サグミクロン級の微細な配Ｉｆｓパターン形成を目的と
して第３図の第２の方法が開発され、充分目的を達成で
きる。しかるに、この方法では、サイドウオール形成膜
（配線材料１４）のレジストパター７１３段差 シ、それに伴って得られる配線パターンの均一性が悪い
という欠点がある。

この発明は上記の点に鑑みなされたもので、その目的は
、よシ微細な配線パターンを均一に得ることのできる半
導体素子の配線パターン形成方法を提供することにある
。

（問題点を解決するための手段） この発明では、下地上に配線材料を生成し、その上にレ
ジストパターンを形成した後、該レジストツクターンを
マスクとしてＲＩＥにより前記配線材料のエツチングを
行い、同時にレゾストパターンの側壁に配線材料の再ス
パツタリング効果によりサイドウオールを形成し、その
後、レジストツクターンを除去した上で、再度ＲＩＥで
サイドウオールと配線材料のエツチングを行うことによ
り、サイドウオールが重なっていた領域の配線材料のみ
を残し配線パターンを形成する。

（作　用） 上記の方法では、サイドウオールが重なっていた領域の
配線材料のみが最終的に残シ、配線ノ々ターンとなるが
、前記サイドウオールは、レジストツクターンをマスク
として配線材料をＲＩＥでエツチングした時の配線材料
の再スパツタリング効果によυレジスト・々ターンの側
壁に形成している。

したがって、この方法では、サイドウオール形成膜の生
成工程が省略されるとともに、該形成膜のレジストパタ
ーン段差部におけるカパレーソ悪さに滲うサイドウオー
ルの不均一という問題はなく、サイドウオールは再スパ
ツタリング効果で均一に形成される。そして、その結果
として配線パターンも均一に形成される。また、サイド
ウオールは１００〜５００八　程度の幅で形成でき、対
応して配線パターンも１００〜５００Ａ幅の微細に形成
できる。

（実施例） 以下この発明の一実施例を第１図を参照して説明する。

まず、第１図（ａ）に示すように、シリコン基板やその
上の絶縁膜など下地２１上に配線材料として〜１００Ｏ
ＯＡ程度のＡＪ　展（アルミ族）２２を生成する。

次に、そのＡＪｍ２２上にホトリソグラフィによりレソ
ストパターン２３を形成する（第１図（ｂ））。

次いで、そのレジスト／９ターン２３をマスクとして塩
素系のガスを用いたＲＩＥ（反応性イオンエツチング）
２４によ１：ｒｈｌ　展２２のエツチングを行う。この
際、ＲＩＥによるＡｌ　　の再スパツタリング効果を利
用することによって、レジストパターン２３の側壁にＡ
ｌ　　を再付着させ、１００〜５００Ａ　　程度の幅で
サイドウオール２５を形成する（第１図（ｃ））。この
時のＲＩＥの条件としては、Ａｒ　＋　ＢＣＩｓ　＃　
ＣＦ４　　ガスを用い、ガス圧を〜１０ｐａ程度に低く
設定し、さらにＲＦ’パワーを１〜２シ讐と通常のエツ
チング条件よシ高く設定することによってＭ　の再スパ
ツタリング効果を高めるようにする。また、この時形成
されるサイドウオール２５の幅は、下層のＡｌ　膜２２
の膜厚やエツチング時間によって制御することができる
。

次に、第１図（ｄ）に示すようにレノストパターン２３
を除去する。

そして、その状態で、通常のＭ　のエツチング条件で再
度ＲＩＥ２６によりエツチングを行うことで、第１図（
ｅ）のように、サイド９オール２５および該サイドウオ
ール２５が重なっていない部分のＡｌｌ＃２２を除去し
、サイドウオール２５が重なっていた部分のＡｌ　膜２
２のみを残す。そして、このようにしてブイドウオール
２５が重なっていた部分のＡｌ　膜２２のみを残すこと
により、該Ａｌ腹２２からなる１００〜５００Ａ　　程
度の幅を持つ微細な配線／ぞターン２７が下地２１上に
形成される。

（発明の効果） 取上訂却１に説明したように、この発明の方法によれは
、レジストパターンをマスクとして配線材料をＲＩＥで
エツチングした時の配線材料の再スパツタリングの効果
を利用してレジスト／ぞターンの側壁に配線材料のサイ
ドウオールを形成するようにしたので、ブイドウオール
形成膜の生成工程を省略できると同時に、該形ａ膜のレ
ジストパターン段差部におけるカパレーソ急さに伴うサ
イドウオールの不均一という問題はなく、サイドウオー
ルを再２ノぞツタリング効果で均一に形成でき、その結
束としてサイドウオール下の残存配線材料からなる配線
パターンを均一に形成することができる。また、配線ノ
ぐターン暢はサイドウオール幅によって決定され、上記
方法によれば１００〜５００Ａ程度の幅のサイドウオー
ルを形成できるため、同程度の機軸な配線パターンの形
成が可能となる。

【図面の簡単な説明】

第１図はこの発明の半導体素子の配線ノクメーン形成方
法の一実施例を示す工程断面図、第２図は従来の半導体
素子の配ａｔｅターン形成方法の第１の例を示す工程断
面図、第３図は従来の方法の第２の例を示す工程断面図
である。 ２１・・・下地、２２・・・Ａｌ腹、２３・・・レジス
トパターン、２４・・・ＲＩＥ、２５・・・サイドウオ
ール、２６・・・ＲＩＥ、２７・・・配線パターン。

Claims (1)

1. 【特許請求の範囲】 （ａ）下地上に配線材料を生成した後、該配線材料上に
   レジストパターンを形成する工程と、 （ｂ）そのレジストパターンをマスクとしてＲＩＥによ
   り前記配線材料のエッチングを行い、同時にレジストパ
   ターンの側壁に配線材料の再スパッタリング効果により
   サイドウオールを形成する工程と、 （ｃ）その後、レジストを除去した上で、再度ＲＩＥで
   サイドウォールと配線材料のエッチングを行うことによ
   り、サイドウォールが重なつていた領域の配線材料のみ
   を残し、配線パターンを形成する工程とを具備してなる
   半導体素子の配線パターン形成方法。