KR100399924B1 - 반도체소자의패턴형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 패턴 간의 거리를 감소시키기 위하여 노광 에너지를 증가시켜 노광장비의 해상력보다 작은 폭을 갖는 감광막 패턴을 형성한 후 상기 감광막 패턴을 제외한 하부층상에만 선택적으로 절연막을 증착한다. 그리고 상기 감광막 패턴을 제거시킨 후 잔류된 절연막을 마스크로 이용한 식각 공정으로 하부층을 식각하므로써 패턴간의 거리를 노광장비가 가지는 해상력보다 작게 유지시킬 수 있다. 따라서 패턴 폭을 그대로 유지시키며 패턴간의 거리를 감소시킬 수 있으므로 용이한 방법으로 초고집적 소자를 제조할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.

Description

반도체 소자의 패턴 형성 방법
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 패턴간의 거리를 감소시킬 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 소자를 제조하기 위해서는 도전 또는 절연층을 형성해야 하며, 각각의 층을 형성한 후에는 필요한 부분은 남기고 필요없는 부분은 제거시키기 위한 패터닝 공정이 필요하다.
이와 같은 패터닝 공정은 사진(Lithography) 및 식각(Etch)공정에 의해 이루어지는데, 사진 공정은 감광막(Photoresist)을 도포하고 소정의 마스크(Mask)를 이용하여 감광막을 노광(Exposure)시킨 후 현상(Develop)시켜 감광된 패턴을 형성하는 과정이고, 식각 공정은 사진 공정에 의해 얻어진 감광막 패턴을 마스크로 이용하여 패터닝하고저 하는 층의 노출된 부분을 제거시키는 과정이다. 즉, 패터닝 공정은 마스크상에 레이-아웃(Lay out)된 패턴을 소정의 층에 그대로 구현시키는 기술이다.
상기와 같은 사진 공정을 이용하는 경우 얻을 수 있는 패턴간의 최소 거리 값 즉, 해상도(Resolution: R)는 하기와 같은 레이레이식(Rayleigh's Equation)에 의해 결정된다.
여기서, K는 공정 관련 상수로서 공정 능력에 따라 변화될 수 있지만 양산 단계에서는 약 0.7 정도가 되며 λ는 사용되는 광원의 파장이고, NA는 렌즈 개구수를 의미한다.
그러므로 아이-라인(I-Line) 및 지-라인(G-Line)과 같은 광원을 사용하는 노광장비의 경우 렌즈 개구수(NA)를 0.5로 적용한다면 상기 레이레이식에 의해 얻을 수 있는 해상도(R)는 상기 아이-라인의 경우 0.5 ㎛이고 상기 지-라인의 경우 0.6 ㎛ 정도이다. 참고적으로 상기 아이-라인의 파장(λ)은 0.365 ㎛이고 상기 지-라인의 파장(λ)은 0.436 ㎛이다.
그러나 반도체 소자가 초고집적화됨에 따라 단위 소자의 크기가 감소되고, 이에 따라 패턴의 폭 및 패턴간의 거리가 더욱 감소되고 때문에 현재 사용되는 노광장비를 이용하여 해상력보다 작은 패턴간의 거리를 유지시키기 어려운 실정이다.
따라서 본 발명은 노광 에너지를 증가시켜 노광장비의 해상력보다 작은 폭을 갖는 감광막 패턴을 형성한 후 상기 감광막 패턴을 제외한 하부층상에만 선택적으로 절연막을 증착하고 상기 감광막 패턴을 제거시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 소정의 층을 형성한 후 상기 소정의 층상에 감광막을 형성하는 단계와, 상기 단계로부터 소정의 노광 에너지를 이용하여 상기 감광막을 노광시킨 후 현상시켜 감광막 패턴을 형성하는 단계와, 상기 단계로부터 상기 감광막 패턴을 경화시키기 위하여 열처리를 실시한 후 노출된 부분의 상기 소정의 층상에 선택적으로 절연막을 증착하는 단계와, 상기 단계로부터 상기 감광막 패턴을 제거한 후 잔류된 상기 절연막을 마스크로 이용한 식각 공정으로 노출된 부분의 상기 소정의 층을 식각하는 단계로 이루어지는 것을 특징으로 하며, 상기 절연막은 수용액을 이용한 선택적 산화막 증착 방법으로 증착되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1A 내지 제 1E 도는 본 발명에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 소자의 단면도로서,
제 1A 도는 실리콘 기판(1)상에 절연 또는 도전층(2)을 형성한 후 상기 절연 또는 도전층(2)상에 감광막(3)을 형성한 상태의 단면도이다.
제 1B 도는 소정의 마스크를 이용하여 상기 감광막(3)을 노광시킨 후 현상시켜 감광막 패턴(3A)을 형성한 상태의 단면도로서, 상기 노광 공정시 노광 에너지를 통상의 경우보다 20 내지 80 % 증가시켜 노광장비가 가지는 해상력보다 작은 폭(L)을 갖는 상기 감광막 패턴(3A)을 얻을 수 있으며, 따라서 동일한 크기의 영역내에서 상기 감광막 패턴(3A)간의 거리(S)는 증가된다.
제 1C 도는 150 내지 350 ℃의 온도에서 50 내지 120 초동안 열처리를 실시하여 상기 감광막 패턴(3A)를 경화(Bake)시킨 후 수용액을 이용한 선택적 산화막 증착(Liquid Phase selective oxide Deposition, 이하, LPD 라 함) 방법으로 노출된 부분의 상기 절연 또는 도전층(2)상에 선택적으로 절연막(4)을 증착한 상태의 단면도로서, 이때 상기 감광막 패턴(3A)상에는 상기 절연막(4)이 증착되지 않는다. 또한 상기 절연막(4)으로는 산화막을 사용하며 그 두께는 상기 수용액이 안개 형태로 분무되는 시간 또는 상기 수용액이 상기 실리콘 기판(1)과 접촉되는 시간에 의해 조절된다. 그리고 상기 수용액으로는 H2SiF에 H3BO3가 첨가된 용액을 사용한다.
제 1D 도는 상기 감광막 패턴(3A)을 제거한 상태의 단면도이고, 제 1E 도는 잔류된 절연막(4)을 마스크로 이용한 식각 공정으로 노출된 부분의 상기 절연 또는 도전층(2)을 식각하므로써 절연 또는 도전층 패턴(2A)이 형성된 상태의 단면도로서, 상기 감광막 패턴(3A)이 형성된 부분이 상기 절연 또는 도전층 패턴(2A)간의 거리가 되므로 상기 절연 또는 도전층 패턴(2A)간의 거리를 노광장비가 가지는 최소 패턴 폭보다 작게 유지시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 노광 에너지를 증가시켜 노광장비의 해상력보다 작은 폭을 갖는 감광막 패턴을 형성한 후 상기 감광막 패턴을 제외한 하부층상에만 선택적으로 절연막을 증착한다. 그리고 상기 감광막 패턴을 제거시킨 후 잔류된 절연막을 마스크로 이용한 식각 공정으로 하부층을 식각하므로서 패턴간의 거리를 노광장비가 가지는 해상력보다 작게 유지시킬 수 있다. 따라서 패턴 폭을 그대로 유지시키며 패턴간의 거리를 감소시킬 수 있으므로 용이한 방법으로 초고집적 소자를 제조할 수 있는 탁월한 효과가 있다.
제 1A 내지 제 1E 도는 본 발명에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 실리콘 기판 2: 절연 또는 도전층
2A: 절연 또는 도전층 패턴
3: 감광막 3A: 감광막 패턴
4: 절연막

Claims (8)

  1. 실리콘 기판 상부에 소정의 층을 형성한 후 상기 소정의 층 상부에 감광막을 도포하는 단계;
    상기 감광막을 패터닝하기 위해 사용되는 노광장비의 해상력보다 작은 폭을 갖는 감광막 패턴을 형성하기 위하여 노광공정시 이용되는 통상의 노광 에너지보다 20 내지 80% 정도로 높은 노광 에너지를 이용하여 상기 감광막을 노광시킨 후 현상하여 감광막 패턴을 형성하는 단계;
    열처리를 실시하여 상기 감광막 패턴을 경화시킨 후 증착공정을 실시하여 상기 감광막 패턴 사이로 노출되는 상기 소정의 층 상부의 선택적으로 절연막을 증착하는 단계;
    상기 감광막 패턴을 제거하여 상기 감광막 패턴 폭과 동일한 크기의 간격을 갖는 절연막 패턴을 형성하는 단계; 및
    상기 절연막 패턴을 마스크로 이용한 식각 공정을 실시하여 상기 절연막 패턴 사이로 노출되는 상기 소정의 층을 식각하여 상기 감광막 패턴 폭과 동일한 크기의 간격을 갖는 층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 소정의 층은 절연층인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 소정의 층은 도전층인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 열처리는 150 내지 350℃의 온도에서 50 내지 120초 동안 실시되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 절연막은 수용액을 이용한 선택적 산화막 증착 방법으로 증착되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 수용액은 H2SiF에 H3BO3가 첨가된 용액인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 제 1 항 또는 제 5 항에 있어서,
    상기 절연막의 두께는 상기 수용액이 안개 형태로 분무되는 시간 또는 상기 수용액이 상기 실리콘 기판에 접촉되는 시간 중 하나에 의해 조절되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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