KR20010056936A - 반도체 소자의 미세 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 콘택홀 형성방법을 개시한다. 개시된 본 발명은, 종횡 방향으로 소정 간격을 가지고 배열된 다수개의 도전 영역을 포함하는 반도체 기판 상부에 절연막을 형성하는 단계; 상기 절연막 상부에 버퍼막을 형성하는 단계; 상기 버퍼막 상부에 제 1 난반사 방지막을 형성하는 단계; 상기 제 1 난반사 방지막 상부에, 종 또는 횡방향으로 배열된 도전 영역이 묻혀있는 제 1 난반사 방지막이 오픈될 수 있도록, 종 또는 횡 방향의 라인 형태로 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 마스크로 하여, 제 1 난반사 방지막과 버퍼막을 패터닝하는 단계; 상기 제 1 포토레지스트 패턴 및 제 1 난반사 방지막을 제거하는 단계; 상기 버퍼막 패턴 및 절연막 상부에 제 2 난반사 방지막을 형성하는 단계; 상기 제 2 난반사 방지막 상부에, 상기 횡 또는 종방향으로 배열된 도전 영역이 묻혀있는 제 2 난반사 방지막이 노출될 수 있도록, 상기 버퍼막 패턴과 교차되도록 제 2 포토레지스트 패턴을 형성하는 단계; 상기 제 2 포토레지스트 패턴을 마스크로 하여, 상기 제 2 난반사 방지막을 제거하는 단계; 및 상기 제 2 포토레지스트 패턴 및 버퍼막을 마스크로 하여 절연막을 식각하여, 콘택홀을 형성하는 단계를 특징으로 한다.
Description
본 발명은 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는, 높은 노광 에너지의 요구없이 미세한 사이즈의 콘택홀을 형성할 수 있는 반도체 소자의 미세 콘택홀 형성방법에 관한 것이다.
현재, 0.18㎛ 디자인 룰을 갖는 반도체 디바이스는 0.2㎛ 이내의 사이즈를 갖는 콘택홀이 요구된다. 그러나, 현재의 크롬을 소재로하는 레티클로는 크롬 패턴 주변의 고스트 이미지로 인하여, 미세한 사이즈의 콘택홀을 형성하기 힘들다. 이에따라, 종래에는 크롬 패턴의 고스트 이미지를 제거하기 위하여, 빛이 차단 영역에 위상 반전층등을 구비시키는 위상 반전 마스크가 콘택 형성용 마스크로 이용되었다.
종래의 위상 반전 마스크로는 얼터네이팅(alternating) 위상 반전 마스크와, 어테뉴에이트(attenuate) 위상 반전 마스크 두 종류가 있는데, 이들 위상 반전 마스크는 콘택홀과 같이 소정의 패턴을 형성하는데 이용된다.
여기서, 첨부도면 도 1a는 어테뉴에이트 위상 반전 마스크를 나타낸 것으로, 도면에서와 같이, 석영판(1)의 일주면에 위상을 180도 반전시키면서 광을 약 6% 정도 투과시키는 위상 반전층(2)이 원하는 패턴의 형태로 배치되어 있다.
이러한 위상 반전 마스크를 이용하여 포토레지스트를 노광하게 되면, 도 1b와 같은 전계(E) 분포를 보인다. 즉, 도 1b에서와 같이, 석영판(1)만이 배치된 부분에서는 높은 전계 세기를 보이며, 위상 반전층(2)이 배치된 부분에서는 0 이하의 전계의 세기를 나타낸다.
또한, 이러한 위상 반전 마스크를 통과한 광 세기를 살펴보면, 도 1c에서와 같이 석영판(1)이 존재하는 부분에서는 높은 광 인텐서티를 보이며, 위상반전층(2)이 존재하는 부분에서는 낮은 광 인텐서티를 보인다.
그러나, 상기한 위상 반전 마스크로 미세한 사이즈의 콘택홀을 형성하려면, 미세한 영역에만 선택적으로 노광 에너지를 인가하여야 하므로, 매우 강한 노광 에너지가 필요하다.
이때, 상기 미세 콘택홀은 그 직경 뿐만 아니라, 인접하는 콘택홀과의 간격역시 매우 미세하므로, 강한 노광 에너지가 주입될때, 인접하는 콘택홀에 인가되는 노광 에너지와 보강간섭을 일으켜서, 원치 않는 영역까지 노광시키게 되는 사이드 로브(sidelobe) 현상이 발생된다.
이러한 사이드 로브 현상을 방지하기 위하여, 종래에는 다음의 두 가지 방법이 제안되었다.
먼저, 첫번째 방법으로는 상기의 위상 반전 마스크를 그대로 사용하면서, 노광 에너지는 낮춰주고 위상 반전 마스크에 인가되는 프린트 바이어스를 높여주는 기술이 있다. 그러나 이 방법은 기판상에 형성된 포토레지스트막이 완전하게 노광되지 않아서, 공정 마진이 감소된다는 문제점이 있다.
또한, 두번째 방법은 다음과 같다. 위상 반전 마스크의 콘택홀 영역의 면적을 증대시켜서, 노광 에너지를 낮춘 상태에서 노광 공정을 진행한다. 그러면, 반도체 기판상에서는, 사이드로브가 발생되지 않는 대신 콘택홀 예정 선폭보다 큰 선폭을 갖는 포토레지스트 패턴이 형성된다. 그 다음, 포토레지스트 패턴을 소정의 온도에서 플로우 시켜서, 측면으로 부풀어오르도록 한다. 이로써, 미세한 크기의 콘택홀이 형성된다. 그러나, 두번째 방법 역시, 포토레지스트 패턴의 측벽이 부풀어오르는 정도에 따라 콘택홀 사이즈가 결정되므로, 재현성이 떨어지는 단점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 높은 노광 에너지의 요구없이 미세한 사이즈의 콘택홀을 형성할 수 있는 반도체 소자의 미세 콘택홀 형성방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 미세 콘택홀 형성방법을 설명하기 위한 도면.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 미세 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도.
도 3 내지 도 5는 본 발명에 따른 반도체 소자의 미세 콘택홀 형성방법을 설명하기 위한 각 공정별 평면도.
(도면의 주요 부분에 대한 부호의 설명)
11 - 반도체 기판 12 - 평탄화막
13 - 층간 절연막 14 - 버퍼막
15 - 제 1 난반사 방지막 16 - 제 1 포토레지스트 패턴
17 - 제 2 난반사 방지막 18 - 제 2 포토레지스트 패턴
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 종횡 방향으로 소정 간격을 가지고 배열된 다수개의 도전 영역을 포함하는 반도체 기판 상부에 절연막을 형성하는 단계; 상기 절연막 상부에 버퍼막을 형성하는 단계; 상기 버퍼막 상부에 제 1 난반사 방지막을 형성하는 단계; 상기 제 1 난반사 방지막 상부에, 종 또는 횡방향으로 배열된 도전 영역이 묻혀있는 제 1 난반사 방지막이 오픈될 수 있도록, 종 또는 횡 방향의 라인 형태로 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 마스크로 하여, 제 1 난반사 방지막과 버퍼막을 패터닝하는 단계; 상기 제 1 포토레지스트 패턴 및 제 1 난반사 방지막을 제거하는 단계; 상기 버퍼막 패턴 및 절연막 상부에 제 2 난반사 방지막을 형성하는 단계; 상기 제 2 난반사 방지막 상부에, 상기 횡 또는 종방향으로 배열된 도전 영역이 묻혀있는 제 2 난반사 방지막이 노출될 수 있도록, 상기 버퍼막 패턴과 교차되도록 제 2 포토레지스트 패턴을 형성하는 단계; 상기 제 2 포토레지스트 패턴을 마스크로 하여, 상기 제 2 난반사 방지막을 제거하는 단계; 및 상기 제 2 포토레지스트 패턴 및 버퍼막을 마스크로 하여 절연막을 식각하여, 콘택홀을 형성하는 단계를 특징으로 한다.
상기 버퍼막은 상기 절연막과 식각 선택비가 큰 막이고, 예를들어, 실리콘 질화막 또는 폴리실리콘막이 이용된다.
본 발명에 의하면, 층간 절연막 상부에 도전 영역을 노출시키기 위하여, 두번의 노광 공정으로, 두개의 라인 패턴을 격자 형태로 형성하고, 이 라인 패턴을 마스크로 하여 층간 절연막을 식각하여 콘택홀을 형성한다. 이때, 라인 패턴을 형성하기 위한 노광 에너지는 종래의 미세 콘택홀을 형성할때의 노광 에너지보다 작기때문에, 높은 노광 에너지의 요구없이도, 미세한 콘택홀을 형성할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 미세 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이고, 도 3 내지 도 5는 본 발명에 따른 반도체 소자의 미세 콘택홀 형성방법을 설명하기 위한 각 공정별 평면도이다.
먼저, 도 2a를 참조하여, 도전 영역(도시되지 않음)이 구비된 반도체 기판(11) 상부에 평탄화막(12)과 층간 절연막(13)을 순차적으로 형성한다. 그 다음, 층간 절연막(13) 상부에 버퍼막(14)을 형성한다. 이때, 버퍼막(14)은 이후 층간 절연막(13) 및 평탄화막(12)을 식각하는 식각 마스크로 이용될 층이므로, 층간 절연막(13), 평탄화막(12)을 구성하는 실리콘 산화 물질과 식각 선택비가 우수한 물질 예를들어, 폴리실리콘막 또는 실리콘 질화막이 이용됨이 바람직하고, 그 두께는 평탄화막(12) 및 층간 절연막(13)을 식각시 베리어 역할을 할 수 있는 최소 한도로 형성함이 바람직하다. 그후, 버퍼막(14) 상부에 버퍼막(14)의 난반사를 방지하기 위하여 제 1 난반사 방지막(15)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 제 1 난반사 방지막(15) 상부에 공지의 포토리소그라피 방법으로 제 1 포토레지스트 패턴(16)을 형성한다. 이때, 제 1 포토레지스트 패턴(16)은 도전 영역을 포함하고 있는 제 1 난반사 방지막(15)의 소정 부분이 노출되도록 있도록 라인 형태로 형성한다. 즉, 도전 영역은 반도체 기판(11)상에 종횡으로 소정 간격을 두고 배치되어 있다. 그러므로, 제 1 포토레지스트 패턴(16)으로 종 또는 횡 방향으로 배열된 도전 영역들만을 포함하는 층간 절연막(13) 부분이 선택적으로 노출된다. 이때, 제 1 포토레지스트 패턴(16)에 의하여 한 방향으로 나열된 도전 영역들 뿐만 아니라, 이 도전 영역 사이의 반도체 기판 사이의 공간에 대응되는 층간 절연막(13) 역시 노출된다. 여기서, 제 1 포토레지스트 패턴(16)은 소정 간격을 갖는 라인 형태로 형성되므로, 제 1 포토레지스트 패턴(16)을 한정하기 위한 마스크는 종래의 콘택홀 형성과는 달리, 위상 반전층의 요구없이 크롬 마스크로 형성될 수 있다. 또한, 제 1 포토레지스트 패턴(16)은 종래의 미세한 콘택홀을 한정하기 위한 만큼의 노광 에너지 보다는 낮은 노광 에너지만으로도 형성가능하다.
도 3은 상기와 같이 제 1 포토레지스트 패턴(16)이 형성되었을때, 반도체 기판의 평면을 나타낸다. 도 3에서와 같이, 규칙적으로 배열된 도전 영역(C)을 포함하는 난반사 방지막(15)이 라인 형태로 형성된 포토레지스트 패턴(16)에 의하여 노출된다.
그후, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(16)의 형태로, 제 1 난반사 방지막(15) 및 버퍼막(14)을 식각한다. 그리고나서, 버퍼막(14) 상부에 있는 난반사 방지막(15)을 제거한다.
도 2d에서와 같이, 버퍼막(14) 및 층간 절연막(13) 상부에 제 2 난반사 방지막(17)을 형성한다. 그 다음, 제 2 난반사 방지막(17) 상부에 포토레지스트막을 도포한다음, 횡 또는 종 방향의 도전 영역(C)들이 묻혀있는 제 2 난반사 방지막(17)을 노출시키도록 포토레지스트막을 노광하여, 제 2 포토레지스트 패턴(18)을 형성한다. 이때, 제 2 포토레지스트 패턴(18)은 도전 영역(C)이 묻혀있는 제 2 난반사 방지막(17)을 노출시키되, 제 1 포토레지스트 패턴(16) 형성된 방향 즉, 버퍼막(14)이 형성된 방향과 교차되는 방향으로 형성한다. 제 2 포토레지스트 패턴(18) 역시 라인 형태로 형성되므로써, 미세한 사이즈를 갖는 콘택홀을 형성할때 만큼의 큰 노광 에너지는 요구되지 않는다.
그런다음, 제 2 포토레지스트 패턴(18)을 마스크로 하여, 노출된 제 2 난반사 방지막(17)을 식각한다. 그러면, 도 4에 도시된 바와 같이, 도전 영역(C)이 묻혀 있는 부분에 대응하는 층간 절연막(13)만이 버퍼막(14)과 제 2 포토레지스트 패턴(18)에 의하여 노출된다. 층간 절연막(13)은 도전 영역(C)을 묻고 있는 층간 절연막이 노출될 수 있도록, 버퍼막(14)과 제 2 포토레지스트 패턴(18)에 의하여 구획된다.
그후, 도 2e에 도시된 바와 같이, 버퍼막(14)과 제 2 포토레지스트 패턴(18)을 이용하여, 층간절연막(13) 및 평탄화막(11)을 식각하여, 콘택홀(h)을 형성한다. 이어서, 버퍼막(14) 및 제 2 포토레지스트 패턴(18)을 공지의 방식으로 제거한다. 그러면, 도 5와 같이, 원하는 도전 영역(c)만이 오픈되어, 형태의 변형이 없는 콘택홀이 완성된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 층간 절연막 상부에 도전 영역을 노출시키기 위하여, 두번의 노광 공정으로, 두개의 라인 패턴을 격자 형태로 형성하고, 이 라인 패턴을 마스크로 하여 층간 절연막을 식각하여 콘택홀을 형성한다. 이때, 라인 패턴을 형성하기 위한 노광 에너지는 종래의 미세 콘택홀을 형성할때의 노광 에너지보다 작기때문에, 높은 노광 에너지의 요구없이도, 미세한 콘택홀을 형성할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 종횡 방향으로 소정 간격을 가지고 배열된 다수개의 도전 영역을 포함하는 반도체 기판 상부에 절연막을 형성하는 단계;상기 절연막 상부에 버퍼막을 형성하는 단계;상기 버퍼막 상부에 제 1 난반사 방지막을 형성하는 단계;상기 제 1 난반사 방지막 상부에, 종 또는 횡방향으로 배열된 도전 영역이 묻혀있는 제 1 난반사 방지막이 오픈될 수 있도록, 종 또는 횡 방향의 라인 형태로 제 1 포토레지스트 패턴을 형성하는 단계;상기 제 1 포토레지스트 패턴을 마스크로 하여, 제 1 난반사 방지막과 버퍼막을 패터닝하는 단계;상기 제 1 포토레지스트 패턴 및 제 1 난반사 방지막을 제거하는 단계;상기 버퍼막 패턴 및 절연막 상부에 제 2 난반사 방지막을 형성하는 단계;상기 제 2 난반사 방지막 상부에, 상기 횡 또는 종방향으로 배열된 도전 영역이 묻혀있는 제 2 난반사 방지막이 노출될 수 있도록, 상기 버퍼막 패턴과 교차되도록 제 2 포토레지스트 패턴을 형성하는 단계;상기 제 2 포토레지스트 패턴을 마스크로 하여, 상기 제 2 난반사 방지막을 제거하는 단계; 및상기 제 2 포토레지스트 패턴 및 버퍼막을 마스크로 하여 절연막을 식각하여, 콘택홀을 형성하는 단계를 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
- 제 1 항에 있어서, 상기 버퍼막은 상기 절연막과 식각 선택비가 큰 막인 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
- 제 2 항에 있어서, 상기 버퍼막은 실리콘 질화막 또는 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
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| KR20010056936A true KR20010056936A (ko) | 2001-07-04 |
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ID=19626622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990058622A KR20010056936A (ko) | 1999-12-17 | 1999-12-17 | 반도체 소자의 미세 콘택홀 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010056936A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100944330B1 (ko) * | 2007-03-16 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
| KR100968414B1 (ko) * | 2008-08-29 | 2010-07-07 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| KR101145335B1 (ko) * | 2010-07-06 | 2012-05-14 | 에스케이하이닉스 주식회사 | 반도체 장치의 콘택 홀 제조 방법 |
-
1999
- 1999-12-17 KR KR1019990058622A patent/KR20010056936A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100944330B1 (ko) * | 2007-03-16 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
| KR100968414B1 (ko) * | 2008-08-29 | 2010-07-07 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| KR101145335B1 (ko) * | 2010-07-06 | 2012-05-14 | 에스케이하이닉스 주식회사 | 반도체 장치의 콘택 홀 제조 방법 |
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