KR0137997B1 - 반도체 소자의 콘택홀 제조방법 - Google Patents
반도체 소자의 콘택홀 제조방법Info
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Abstract
본 발명은 반도체 소자의 콘택 홀 제조방법에 관한것으로서, 콘택 홀 노광마스크보다 라인/스페이스 노광마스크가 분해 가능한 패턴 크기가 더 작다는 성질과 삼층 레지스트 공정의 공정변수가 작음을 이용하여, 서로 콘택 홀 위치에서 교차되는 라인/스페이스 패턴을 갖는 두장의 노광마스크를 사용하여 삼층 레지스트의 상측 감광막을 두차례 노광 및 현상하여 라인/스페이스 패턴을 갖는 중간층 패턴과 두번째 상측 감광막패턴을 마스크로하여 피식각층의 콘택 홀로 예정되어있는 부분을 노출시키는 하측 감광막패턴을 형성한 후, 이를 마스크로 노출되어있는 피식각층을 식각하여 콘택 홀을 형성하였으므로, 콘택 홀의 분해능이 향상되어 더욱 작은 크기의 콘택 홀을 안정적으로 형성할 수 있어 소자의 고집적화에 유리하고 콘택 홀 형성 공정의 여유도가 증가되어 공정수율이 향상된다.
Description
제1a도 내지 제1e도는 종래 기술에 따른 반도체 소자의 콘택 홀 제조 공정도.
제2a도 내지 제2f도는 본발명에 따른 반도체 소자의 콘택 홀 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1:피식각층2:하측 감광막
3:중간층4, 4A, 4B:상측 감광막
5, 5A, 5B:노광영역6:콘택 홀
10, 10A, 10B:노광마스크11, 11A, 11B:석영기판
12, 12A, 12B:광차단막 패턴
본 발명은 반도체 소자의 콘택 홀 제조방법에 관한것으로서, 특히 미세 패턴 형성을 위한 삼층 레지스트(tri-layer resist;이하 TLR이라 칭함)에서 상층 감광막을 라인/스페이스 패턴이 교차되도록 형성되어있는 두장의 노광 마스크로 두차례 노광 및 현상하여 콘택 홀로 예정된 부분을 노출시키는 중간층 패턴을 형성하고, 이를 마스크로 콘택 홀을 형성하여 라인/스페이스 패턴 크기의 콘택 홀을 형성할 수 있어 소자의 고집적화에 유리하고 공정마진이 증가되어 공정수율을 향상시킬 수 있는 반도체 소자의 콘택 홀 제조방법에 관한 것이다.
최근 반도체 장치의 고집적화 추세는 미세 패턴 형성기술의 발전에 큰 영향을 받고 있다. 특히 감광막패턴은 반도체 장치의 제조 공정중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭 넓게 사용되고 있다.
따라서 반도체 소자의 고집적화를 위해서는 감광막 패턴의 미세화가 필수요건인데, 상기 감광막패턴의 분해능은 축소노광장치의 광원의 파장 및 공정변수에 비례하고, 축소노광장치의 렌즈구경(numerical aperture;NA)에 반비례한다.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 36 및 65㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이다.
따라서 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 축소노광장치를 이용하면, 라인/스페이스 패턴의 경우에는 약 0.30㎛ 정도의 패턴 분해도 가능하다.
또한 단층 레지스트 방법 보다 TLR방법이 공정변수를 감소시켜 미세패턴형성이 용이하다.
또한 상하의 도전배선을 연결하는 콘택 홀은 자체의 크기와 주변배선과의 간격이 감소되고, 콘택 홀의 지름과 깊이의 비인 에스팩트비(aspectratio)는 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
상기 콘택 홀은 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimention variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
따라서 상기와 같은 여러가지 사항들을 고려하여야 하므로 콘택 홀의 경우에는 라인/스페이스 패턴 보다 5~0% 분해능이 떨어지므로, TLR 공정을 적용하면, 라인/스페이스 패턴의 경우 약 0.30㎛, 콘택 홀 패턴의 경우 약 0.35㎛ 정도까지의 패턴 분해가 가능해진다.
제1a도 내지 제1e도는 종래 기술에 따른 반도체 소자의 콘택 홀 제조 공정도이다.
먼저, 소정의 피식각층(1)상에 하측 감광막(2)과, 중간층(3) 및 비교적 얇은 두께의 상측 감광막(4)을 순차적으로 형성한 후, 상기 상측 감광막(4)을 노광마스크(10)를 통하여 선택 노광하여 노광영역(5)을 형성한다.
이때 상기 피식각층(1)은 도전층들의 사이에 형성되어 있는 층간 절연막이고, 상기 중간층(3)은 에스.오.지(spin on glass;이하 SOG라 칭함)나 화학기상증착(chemical vapor deposition;이하 CVD)방법으로 형성된 산화막이며, 상기 노광마스크(10)는 콘택 홀로 예정된 부분이 사각 형상으로 오픈되어 있는 광차단막 패턴(1)이 석영기판(11)상에 형성되어있는 콘택용 마스크이다.(제 1a도 참조).
그다음 상기 상측 감광막(4)의 노광영역(5)을 제거하여 중간층(3)을 노출시키는 상측 감광막(4) 패턴을 형성하고, 상기 상측 감광막(4) 패턴에의해 노출되어 있는 중간층(3)을 제거하여 하측 감광막(2)을 노출시키는 중간층(3) 패턴을 형성한다.(제1b도 참조).
그후, 상기 중간층(3) 패턴에 의해 노출되어 있는 하측 감광막(2)을 알.아이.이(reactive ion etching) 방법으로 식각하여 상기 피식각층(1)의 콘택 홀로 예정된 부분을 노출시키는 하측 감광막(2) 패턴을 형성한다. 이때 상기 상측 감광막(4) 패턴도 함께 제거된다.(제1c도 참조).
그다음 상기 노출되어 있는 피식각층(1)을 제거하여 콘택 홀(6)을 형성한후,(제1d도 참조), 상기 남아 있는 중간층(3) 패턴과 하측 감광막(2) 패턴을 제거한다. 이때 상기 콘택 홀(6)은 상측 감광막(4) 노광 공정시의 회절 현상에 의해 원형으로 형성된다. (제1e도 참조).
상기와 같은 종래 기술에 따른 반도체 소자의 콘택 홀 제조방법은, 콘택 홀에 대응되는 노광 마스크의 광차단막 패턴 오픈 영역이 정사각 형상으로 형성되어 있으나, 콘택 홀은 원형이 되므로 공정 여유도가 작아 콘택 홀 설계 및 소자의 배치가 어렵고, 콘택 홀 노광마스크는 동일한 크기의 라인/스페이스 패턴에 비해 분해능이 10%정도 떨어지므로, 소자의 고집적화에 한계가 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 TLR 공정에서 상측 감광막을 두차례 도포하고, 라인/스페이스가 서로 교차하게 형성되어 있는 두장의 노광마스크를 사용한 두번의 노광공정을 실시하여 중간층 패턴과 두번재 상측 감광막 패턴을 마스크로 하측 감광막을 패턴닝하여 콘택 홀 크기를 감소시켜 소자의 고집적화에 유리하고, 공정여유도가 증가되어 공정수율이 향상되는 반도체 소자의 콘택 홀 제조방법을 제공함에 있다.
상기와 목적을 달성하기 위한 본발명에 따른 반도체 소자의 콘택 홀 제조방법의 특징은, 반도체기판상에 형성되어 있는 도전패턴상에 피삭각층을 형성하는 공정과, 상기 피식각층상에 하측 감광막을 형성하는 공정과, 상기 하측 감광막 상에 감광막과는 식각 선택비차가 있는 물질로 중간층을 형성하는 공정과, 상기 중간층 상에 제1상측 감광막을 형성하는 공정과, 상기 제1상측 감광막을 라인/스페이스형 패턴이 형성되어 있는 제1노광마스크를 사용하여 선택 노광하고, 선택 현상하여 제1상측 감광막패턴을 형성하는 공정과, 상기 제1상측 감광막패턴을 마스크로 노출되어 있는 중간층을 제거하여 중간층 패턴을 형성하는 공정과, 상기 구조의 전표면에 제2상측 감광막을 형성하는 공정과, 상기 제1노광마스크의 라인/스페이스 패턴과 교차되는 라인/스페이스 패턴이 형성되어 있는 제2노광마스크를 사용하여 선택노광하고, 선택 현상하여 상기 중간층 패턴에 의해 노출되어있는 하측 감광막에서 콘택 홀로 예정되어 있는 부분 상측의 중간층 패턴을 노출시키는 제2상측 감광막 패턴을 형성하는 공정과, 상기 제2상측 감광막패턴에 의해 노출되어 있는 중간층 패턴을 제거하여 콘택 홀로 예정되어 있는 부분의 하측 감광막을 노출시키는 중간층 패턴을 형성하는 공정과, 상기 중간층 패턴과 제2상측 감광막 패턴에 의해 노출되어 있는 하측 감광막을 제거하여 하측 감광막패턴을 형성하는 공정과, 상기 하측 감광막패턴에 의해 노출되어있는 피식각층을 식각하여 콘택 홀을 형성하는 공정을 구비함에 있다.
이하, 본발명에 따른 반도체 소자의 콘택 홀 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제2a도 내지 제2f도는 본 발명에 따른 반도체 소자의 콘택 홀 제조공정도로서, 콘택 홀이 일렬로 배열되어 있는 경우의 예이다.
먼저, 도전배선이 형성되어있는 예정된 구조의 반도체기판(도시되지 않음)상에 충간절연막인 피식각층(1)을 형성한 후, 상기 피식각층(1)상에 하측 감광막(2)과 중간층(3) 및 제1상측 감광막(4A)을 순차적으로 형성하고, 세로 방향으로 라인/스페이스 패턴을 갖는 제1노광마스크(10A)로 선택노광하여 제1노광영역(5A)을 형성한다.
이때 상기 중간층(3)은 감광막들과는 식각선택비차가 있는 물질, 례를 들어 SOG나 CVD산화막 같은 통상의 TLR공정에 사용되는 물질이며, 후속식각공정에서의 식각비를 이하여 100~500Å 정도의 두께로 형성한다.
또한 상기 제1상측 감광막(4A)은 비노광영역이 패턴이 되는 포지티브형 감광막이며, 상기 제1노광마스크(10A)는 석영기판(11A)상에 라인/스페이스 패턴의 스페이스 패턴에 콘택 홀로 예정된 부분상에 위치하는 광차단막 패턴(12A)이 형성되어 있으며, 상기 스페이스 패턴의 폭이 형성하고자하는 콘택 홀의 X축 방향 폭이다. (제2A도 참조).
그다음 상기 제1노광영역(5A)을 제거하여 상기 중간층(3)을 가로 방향으로 길게 노출시키는 제1상측 감광막(4A) 패턴을 형성하고, 상기 상측 감광막(4A) 패턴에 의해 노출되어 있는 중간층(3)을 제거하여 하측 감광막(2)을 가로 방향으로 길게 노출시기는 중간층(3) 패턴을 형성한 후, 상기 제1상측 감광막(4A)패턴을 제거한다. 여기서 상기 중간층(3) 패턴형성을 위한 식각 공정에서 제1상측 감광막(4A) 패턴이 제거되도록할 수도 있다. (제2B도 참조).
그후, 상기 구조의 전표면에 포지티브형 제2상측 감광막(4B)을 도포하고, 가로 방향으로 라인/스페이스 패턴을 갖는 제2노광마스크(10B)를 사용하여 선택노광하여 제2노광영역(5B)을 형성한다. 이때 상기 제2상측 감광막(4B) 패턴은 후속 식각 공정에서의 식각선택비를 유지하기 위하여 상기 제1상측 감광막(4A) 패턴에 비해 1~10배 정도 두껍게 형성한다.
또한 상기 제2노광마스크(10B)는 석영기판(11B)상에 가로 방향의 라인/스페이스 패턴을 갖는 광차단막 패턴(12B)이 형성되어있으며, 상기 제1노광마스크(10A)의 광차단막 패턴(12A)의 스페이스 패턴과는 콘택 홀로 예정되어 있는 부분에서 스페이스 부분이 중첩되어 있어, 형성하고자하는 콘택 홀의 Y축 방향 폭이 스페이스 패턴의 폭이 된다.
여기서 상기 제1노광마스크(10A)의 광차단막 패턴(12A)과 제2노광마스크(10B)의 광차단막 패턴(12B)의 스페이스 패턴과는 0~90° 정도의 각도로 교차된다. (제2C도 참조).
그다음 상기 제2노광영역(5B)을 제거하여 제2상측 감광막(4B) 패턴을 형성하고, 제(2D도 참조). 상기 제2상측 감광막(4B) 패턴및 중간층(3) 패턴에 의해 노출되어있는 하측 감광막(2)을 RIE등의 방법으로 제거하여 하측 감광막(2) 패턴을 형성하여 상기 피식각층(1)의 콘택 홀로 예정된 부분을 노출시킨다. 이때 상기 제2상측 감광막(4B) 패턴이 함께 제거되거나, 따로 제거할 수도 있다.
여기서 상기 하측 감광막(2)이 포지티브형 감광막이면, 제2상측 감광막(4B) 패턴 형성 후, 전면 노광을 실시하여 상기 제2상측 감광막(4B)패턴 및 중간층(3) 패턴에 의해 노출되어있는 하측 감광막(2)의 노광된 부분을 제거할 수도 있다. (제2e도 참조).
그후, 상기 하측 감광막(2) 패턴에 의해 노출되어있는 피식각층(1)을 건식 식각하여 직사각 형상의 콘택 홀(6)을 형성한 후, 상기 중간층(3)패턴과 제2 상측 감광막(4B) 패턴을 제거한다. 이때 상기 중간층(3) 패턴과 제2 상측 감광막(4B) 패턴은 콘택 홀(6) 향성 공정시 동시에 제거되도록 할 수도 있다. (제2f도 참조).
본발명자의 실험 결과에 따르면, 상기와 같은 본발명의 방법을 사용하면, Ⅰ-라인 축소노광장치를 사용할 경우 KrF 레이저 축소노광장치를 사용하는 분해능에 해당되는 0.3㎛ 정도의 폭을 갖는 콘택 홀을 형성할 수 있었다.
또한 제1 및 제2 상측 감광막을 포지티브형을 사용하였으나, 제1 및 제2노광마스크의 패턴 형상을 반전시키면, 네가티브형 감광막도 사용할수 있다.
또한 상기의 방법에 의해 형성되는 콘택 홀은 사각형상으로 형성되는데, 노광마스크의 라인/스페이스 패턴을 더욱 미세하게 하면, 회절 현상에 의해 원형의 콘택 홀이 될 수도 있다.
이상에서 설명한 바와 같이, 본발명에 따른 반도체 소자의 콘택 홀 제조방법은 콘택 홀 노광마스크 보다 라인/스페이스 노광마스크가 분해 가능한 패턴 크기가 더 작다는 성질과 삼층 레지스트 공정의 공정변수가 작음을 이용하여, 서로 콘택 홀 위치에서 교차되는 라인/스페이스 패턴을 갖는 두장의 노광마스크를 사용하여 삼층 레지스트의 상측 감광막을 두차례 노광 및 현상하여 라인/스페이스 패턴을 갖는 중간층 패턴과 두번째 상측 감광막패턴을 마스크로하여 피식각층의 콘택 홀로 예정되어있는 부분을 노출시키는 하측 감광막패턴을 형성한 후, 이를 마스크로 노출되어있는 피식각층을 식각하여 콘택 홀을 형성하였으므로, 콘택 홀의 분해능이 향상되어 더욱 작은 크기의 콘택 홀을 안정적으로 형성할 수 있어 소자의 고집적화에 유리하고 콘택 홀 형성 공정의 여유도가 증가되어 공정수율이 향상되는 이점이 있다.
Claims (8)
- 반도체기판상에 형성되어 있는 도전패턴상에 피식각층을 형성하는 공정과, 상기 피식각층상에 하측 감광막을 형성하는 공정과, 상기 하측 감광막 상에 감광막과는 삭각 선택비차가 있는 물질로 중간층을 형성하는 공정과, 상기 중간층 상에 제1상측 감광막을 형성하는 공정과, 상기 제1상측 감광막을 라인/스페이스형 패턴이 형성되어 있는 제1노광마스크를 사용하여 선택 노광하고, 선택 현상하여 제1상측 감광막패턴을 형성하는 공정과, 상기 제1상측 감광막패턴을 마스크로 노출되어 있는 중간층을 제거하여 중간층 패턴을 형성하는 공정과, 상기 구조의 전표면에 제2상측 감광막을 형성하는 공정과, 상기 제1노광마스크의 라인/스페이스 패턴과 교차되는 라인/스페이스패턴이 형성되어 있는 제2노광마스크를 사용하여 선택노광하고, 선택 현상하여 상기 중간층 패턴에 의해 노출되어있는 하측 감광막에서 콘택홀로 예정되어 있는 부분 상측의 중간층 패턴을 노출시키는 제2상측 감광막 패턴을 형성하는 공정과, 상기 제2상측 감광막 패턴에 의해 노출되어 있는 중간층 패턴을 제거하여 콘택 홀로 예정되어 있는 부분의 하측 감광막을 노출시키는 중간층 패턴을 형성하는 공정과, 상기 중간층 패턴과 제2상측 감광막 패턴에 의해 노출되어 있는 하측 감광막을 제거하여 하측 감광막패턴을 형성하는 공정과, 상기 하측 감광막패턴에 의해 노출되어있는 피식각층을 식각하여 콘택홀을 형성하는 공정을 구비하는 반도체 소자의 콘택 홀 제조방법.
- 제1항에 있어서, 상기 하측 감광막과 제1 및 제2상측 감광막이 포지티브형 또는 네가티브형 감광막으로 형성되는 것을 특징으로하는 반도체 소자의 콘택 홀 제조방법.
- 제2항에 있어서, 상기 하측 감광막이 포지티브형일때, 상기 중간층 패턴과 제2상측 감광막 패턴에 의해 노출되어 있는 하측 감광막을 전면 노광한 후, 현상하여 하측 감광막패턴을 형성하는 것을 특징으로하는 반도체 소자의 콘택마스크 제조방법.
- 제1항에 있어서, 상기 중간층을 SOG나 CVD 산화막을 사용하는 것을 특징으로하는 반도체소자의 콘택 홀 제조방법.
- 제1항에 있어서, 상기 중간층을 100~500Å 정도의 두께로 형성하는 것을 특징으로하는 반도체 소자의 콘택 홀 제조방법.
- 제1항에 있어서, 상기 제1노광마스크와 제2노광마스크의 라인/스페이스 패턴이 0~90°의 각으로 교차하는 것을 특징으로하는 반도체 소자의 콘택 홀 제조방법.
- 제1항에 있어서, 상기 제2상측 감광막을 상기 제1상측 감광막의 두께에 비해 1~10배의 두께로 형성하는 것을 특징으로하는 반도체 소자의 콘택 홀 제조방법.
- 제1항에 있어서, 상기 콘택 홀이 사각 또는 원형상인 것을 특징으로하는 반도체 소자의 콘택 홀 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030640A KR0137997B1 (ko) | 1994-11-21 | 1994-11-21 | 반도체 소자의 콘택홀 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030640A KR0137997B1 (ko) | 1994-11-21 | 1994-11-21 | 반도체 소자의 콘택홀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960019517A KR960019517A (ko) | 1996-06-17 |
| KR0137997B1 true KR0137997B1 (ko) | 1998-06-15 |
Family
ID=19398536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940030640A KR0137997B1 (ko) | 1994-11-21 | 1994-11-21 | 반도체 소자의 콘택홀 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0137997B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9472653B2 (en) | 2014-11-26 | 2016-10-18 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
-
1994
- 1994-11-21 KR KR1019940030640A patent/KR0137997B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9472653B2 (en) | 2014-11-26 | 2016-10-18 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| US10038077B2 (en) | 2014-11-26 | 2018-07-31 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019517A (ko) | 1996-06-17 |
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