KR100390963B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 콘택홀 사이즈가 작아짐에 따라 레티클 상에서 콘택간의 간격이 좁아지게 되어 결함이 발생하게 되고, 마스크 공정 자체의 공정 마진이 감소하여 안정적인 공정 진행이 어려운 문제점을 해결하기 위하여, I-라인 파장을 이용한 1차 마스크 공정으로 제 1 포토레지스트 패턴을 형성하고, DUV 파장을 이용한 2차 마스크 공정으로 제 1 포토레지스트 패턴과 수직인 제 2 포토레지스트 패턴을 형성한 후 식각 공정을 실시하여 콘택홀을 형성하므로써, 0.20㎛ 이하의 미세 콘택을 안정적으로 형성할 수 있도록 한 반도체 소자의 콘택홀 형성방법이 개시된다.

Description

반도체 소자의 콘택홀 형성방법{Method of forming a contact hole in a semiconductor device}
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 고집적 반도체 소자에서 미세 콘택을 안정적으로 형성시키기 위한 반도체 소자의 콘택홀 형성방법에 관한 것이다.
0.18㎛ 이하의 디자인 룰(Design rule)을 갖는 소자에서 단일 마스크 공정에 의해 콘택홀을 형성하는 경우에는 다음과 같은 문제점이 있다.
1. 레티클 제작의 어려움 : 현재 하프톤 위상반전 마스크(HalfTone Phase Shift Mask; 이하, 'HT-PSM'라 함)를 사용하고 있는데, HT-PSM에서는 사이드로브(side lobe) 발생을 방지하기 위한 적정 바이어스를 인가하여 마스크를 제작한다. 즉, 0.20㎛의 콘택홀 형성을 위해 마스크는 0.30㎛(웨이퍼 스캐일) 정도의 크기로 제작한다. 예를 들어, 0.20㎛ 콘택홀용으로 0.30㎛의 콘택홀을 제작하는 경우에는 콘택홀간의 간격이 0.10㎛에 불과하다. 이와 같이, 콘택홀 사이즈가 작아짐에 따라 레티클 상에서 콘택간의 간격이 좁아지게 되어 결함이 발생하게 된다. 따라서, 현재의 마스크 제작기술로는 0.20㎛ 이하의 콘택홀용 HT-PSM의 제작은 어려운 실정이다.
2. 마스크 공정의 어려움 : 콘택 사이즈가 작아지면서 노광시 필요한 노광 에너지가 커지게 되어, 사이드로브의 발생 가능성이 매우 높아진다. 노광 에너지를 줄이기 위해 HT-PSM의 프린트 바이어스를 높여주게 되면 마스크 공정 자체의 공정 마진이 감소하여 안정적인 공정 진행이 어려워진다.
3. 콘택 형성 공정의 어려움 : 레티클 제작 및 마스크 공정 등의 어려움으로 인한 문제점을 해결하기 위해 시도되고 있는 것이 레지스트 플로우 공정이다. 이는형성하고자 하는 콘택홀의 사이즈보다 크게 콘택홀을 형성시킨 후, 레지스트에 열을 가하여 레지스트를 팽창시키는 것이다. 그러나 레지스트 플로우 공정도 실제 프로세스에 적용할 수 있을 만큼 안정성이 확보되지 못한 상태이며 레지스트 팽창으로 얻을 수 있는 가능한 사이즈에도 한계가 있다.
따라서, 본 발명은 I-라인 파장을 이용한 1차 마스크 공정으로 제 1 포토레지스트 패턴을 형성하고, DUV 파장을 이용한 2차 마스크 공정으로 제 1 포토레지스트 패턴과 수직인 제 2 포토레지스트 패턴을 형성한 후 식각 공정을 실시하여 콘택홀을 형성하므로써, 0.20㎛ 이하의 미세 콘택을 안정적으로 형성할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택홀 형성방법은 하부구조가 형성된 기판 상에 층간 절연막 및 PE-TEOS막을 순차적으로 형성하는 단계; 상기 PE-TEOS막이 형성된 전체구조 상에 제 1 포토레지스트막을 코팅하고, I-라인 파장을 이용한 1차 라인/스페이스 마스크 공정으로 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴이 형성된 전체구조 상에 유기 반사 방지막을 형성하는 단계; 상기 유기 반사 방지막 상에 제 2 포토레지스트막을 코팅하고 DUV 파장을 이용한 2차 라인/스페이스 마스크 공정으로 제 2 포토레지스트 패턴을 형성하는 단계; 및 상기 제 1 및 제 2 포토레지스트 패턴을 마스크로 이용하여 노출된 PE-TEOS막 및 층간 절연막을 순차적으로 식각하고, 상기 제 1 및 제2 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위해 순차적으로 도시한 소자의 레이아웃도.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위해 도시한 도 1의 X-X' 부분 및 Z-Z' 부분에 대한 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 기판 12 : 층간 절연막
13 : PE-TEOS막 14 : 제 1 포토레지스트 패턴
15 : 유기 반사 방지막 16 : 제 2 포토레지스트 패턴
17 : 콘택홀
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위해 순차적으로 도시한 소자의 레이아웃도이고, 도 2a 내지 2e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위해 도시한 도 1의 X-X' 부분 및 Z-Z' 부분에 대한 단면도이다.
도 1a 및 도 2a를 참조하여, 하부구조가 형성된 기판(11) 상에 층간 절연막(12) 및 PE-TEOS막(13)을 순차적으로 형성한다.
도 1b 및 도 2b를 참조하여, PE-TEOS막(13)이 형성된 전체구조 상에 제 1 포토레지스트막을 코팅하고, I-라인 파장(λ= 365㎚)을 이용한 1차 라인/스페이스(Line Space) 마스크 공정을 실시하여, 제 1 포토레지스트 패턴(14)을 형성한다.
도 1c 및 도 2c를 참조하여, 제 1 포토레지스트 패턴(14)이 형성된 전체구조 상에 유기 반사 방지막(15)을 형성한다. 이 경우, 유기 반사 방지막(15)은 제 1 포토레지스트 패턴(14)의 프로파일을 따라 등각으로 증착되므로 후속 마스크 공정에서 난반사가 발생할 수 있다.
도 1d 및 도 2d를 참조하여, 유기 반사 방지막(15) 상에 제 2 포토레지스트막을 코팅하고 DUV 파장(λ= 248㎚)을 이용하여 2차 라인/스페이스 마스크 공정을 실시하므로써, 제 2 포토레지스트 패턴(16)을 형성한다. 여기에서, 제 2 포토레지스트 패턴(16)은 제 1 포토레지스트 패턴(14)과 수직을 이루도록 패터닝되며, 제 1 포토레지스트 패턴(14)은 제 2 포토레지스트 패턴(16)을 형성하기 위한 2차 라인/스페이스 마스크 공정에 이용되는 248㎚의 파장에는 어택(attack)을 받지 않는다.
도 2e는 도 1e의 Z-Z' 부분에 대한 단면도로서, 제 1 포토레지스트 패턴(14) 및 이와 수직을 이루는 제 2 포토레지스트 패턴(16)을 마스크로 이용하여 노출된 PE-TEOS막(13) 및 층간 절연막(12)을 순차적으로 식각하여 콘택홀(17)을 형성하고, 제 1 포토레지스트 패턴(14) 및 제 2 포토레지스트 패턴(16)을 제거한다.
상술한 바와 같이, 본 발명에 의하면 0.20㎛ 이하의 미세 콘택홀 형성시 라인/스페이스(Line Space) 해상 한계 크기까지의 콘택홀 패턴 형성이 가능하다. 또한, 하프톤 위상 반전 마스크(HalfTone Phase Shift Mask; HT-PSM)를 사용할 필요가 없으므로, 주변 회로에 존재하는 콘택홀의 바이어스를 조정할 필요가 없어서 마스크 공정이 안정화된다. 그리고, 단가가 비싼 하프톤 마스크 대신 크롬 마스크를 사용하므로 생산 단가를 저감시킬 수 있다.

Claims (2)

  1. 하부구조가 형성된 기판 상에 층간 절연막 및 PE-TEOS막을 순차적으로 형성하는 단계;
    상기 PE-TEOS막이 형성된 전체구조 상에 제 1 포토레지스트막을 코팅하는 단계;
    I-라인 파장을 이용한 1차 라인/스페이스 마스크 공정으로 상기 제 1 포토레지스트막을 패터닝하여 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴이 형성된 전체구조 상에 유기 반사 방지막을 형성하는 단계;
    상기 유기 반사 방지막 상에 제 2 포토레지스트막을 코팅하는 단계;
    DUV 파장을 이용한 2차 라인/스페이스 마스크 공정으로 상기 제 1 포토레지스트 패턴과 수직으로 교차되도록 상기 제 2 포토레지스트막을 패터닝하여 제 2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제 1 및 제 2 포토레지스트 패턴을 식각 마스크로 이용하여 노출된 PE-TEOS막 및 층간 절연막을 순차적으로 식각하고, 상기 제 1 및 제 2 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 제 2 포토레지스트 패턴은 상기 제 1 포토레지스트 패턴과 수직을 이루도록 패터닝하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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