KR100825801B1 - 반도체 소자의 제조방법 - Google Patents

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조성일
황재성
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로 더욱 상세하게는 이중 패터닝에 의한 반도체 소자의 제조방법에 관한 것이다. 본 발명의 반도체 소자의 제조방법은 대상막 상에 제1방향으로 리세스를 가지는 제1물질막 패턴과 그 상에 형성되는 제2물질막 패턴을 형성한 후, 상기 제1방향과 수직인 방향으로 선택적으로 제2물질막 패턴과 제1물질막 패턴을 식각하여 식각마스크를 형성하고 대상막을 식각하여 미세 패턴을 형성하는 것을 특징으로 한다. 본 발명에 의한 반도체 소자의 제조방법에 따르면, 미세 패턴을 패터닝 기술에 의해 구현할 수 있다.
ACL, SiON, 이중 패터닝, 콘택홀, 리세스

Description

반도체 소자의 제조방법 {Methods of fabricating semiconductor device}
도 1a, 2a, 3a, 4a, 5a, 6a 및 7a는 본 발명의 일실시예에 의한 반도체 소자의 제조방법을 도해하는 평면도들이다.
도 1b는 도 1a의 1b-1b'선을 따라 절단한 단면을 도해하는 단면도이다.
도 2b는 도 2a의 2b-2b'선을 따라 절단한 단면을 도해하는 단면도이다.
도 3b는 도 3a의 3b-3b'선을 따라 절단한 단면을 도해하는 단면도이다.
도 4b는 도 4a의 4b-4b'선을 따라 절단한 단면을 도해하는 단면도이다.
도 4c는 도 4a의 4c-4c'선을 따라 절단한 단면을 도해하는 단면도이다.
도 4d는 도 4a의 4d-4d'선을 따라 절단한 단면을 도해하는 단면도이다.
도 4e는 도 4a의 4e-4e'선을 따라 절단한 단면을 도해하는 단면도이다.
도 5b는 도 5a의 5b-5b'선을 따라 절단한 단면을 도해하는 단면도이다.
도 5c는 도 5a의 5c-5c'선을 따라 절단한 단면을 도해하는 단면도이다.
도 5d는 도 5a의 5d-5d'선을 따라 절단한 단면을 도해하는 단면도이다.
도 5e는 도 5a의 5e-5e'선을 따라 절단한 단면을 도해하는 단면도이다.
도 6b는 도 6a의 6b-6b'선을 따라 절단한 단면을 도해하는 단면도이다.
도 6c는 도 6a의 6c-6c'선을 따라 절단한 단면을 도해하는 단면도이다.
도 6d는 도 6a의 6d-6d'선을 따라 절단한 단면을 도해하는 단면도이다.
도 6e는 도 6a의 6e-6e'선을 따라 절단한 단면을 도해하는 단면도이다.
도 7b는 도 7a의 7b-7b'선을 따라 절단한 단면을 도해하는 단면도이다.
도 7c는 도 7a의 7c-7c'선을 따라 절단한 단면을 도해하는 단면도이다.
도 7d는 도 7a의 7d-7d'선을 따라 절단한 단면을 도해하는 단면도이다.
도 7e는 도 7a의 7e-7e'선을 따라 절단한 단면을 도해하는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
20 : 대상막 20a : 대상막의 제1패턴
30 : 제1물질막 30a : 제1물질막의 제1패턴
30b : 제1물질막의 제2패턴 40 : 제2물질막
40a : 제2물질막의 제1패턴 40b : 제2물질막의 제2패턴
50 : 제3물질막의 제1패턴 60 : 제3물질막의 제2패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로 더욱 상세하게는 이중 패터닝(double patterning)에 의한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 회로를 구성하는 패턴의 사이즈 및 간격(이하, 피치) 역시 점점 감소하고 있다. 따라서 미세 패턴이 요구됨에 따라 현재 사용되는 광원, 예컨대 KrF 광원(248nm) 또는 ArF 광원(193nm)등으로는 반도체 소자에 적용 가능한 미세 패턴을 형성하기 어려운 실정이다. 이러한 문제점을 극복 하기 위한 방법으로 이중 패터닝(double patterning) 기술에 의한 미세 패턴 형성방법이 필요하게 되었다.
본 발명이 이루고자 하는 기술적 과제는 이중 패터닝에 의한 반도체 소자의 제조방법을 제공하는 데 있다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 (a)대상막 상에 제1두께를 가지는 제1물질막을 형성하는 단계; (b)상기 제1물질막 상에 제2두께를 가지는 제2물질막을 형성하는 단계; (c)상기 제2물질막 상에 라인 및 스페이스 패턴을 가지는 제3물질막의 제1 패턴을 형성하는 단계; (d)상기 제3물질막의 제1패턴을 식각마스크로 하여 상기 제2물질막을 식각하여 제2물질막의 제1패턴을 형성하는 단계; (e)상기 제2물질막의 제1패턴을 포함하는 식각마스크에 의해 노출된 상기 제1물질막을 상기 제1두께보다 작은 제3두께를 가지도록 식각하여 제1물질막의 제1패턴을 형성하는 단계; (f)상기 제1물질막의 제1패턴 및 상기 제2물질막의 제1패턴 상에 평탄화된 상면을 가지고, 상기 제2물질막의 제1패턴 상에서는 제4두께를 가지며, 상기 제3두께를 가지는 상기 제1물질막의 제1패턴 상에서는 제5두께를 가지는 상기 제2물질막의 제2패턴을 형성하는 단계; (g)상기 제2물질막의 제2패턴 상에 상기 제3물질막의 제1패턴과 수직으로 교차하는 방향으로 라인 및 스페이스 패턴을 가지는 제3물질막의 제2패턴을 형성하는 단계; (h)상기 제3물질막의 제2패턴을 식각마스크로 하여 상기 제2물질막의 제2패턴 및 상기 제2물질막의 제1패턴을 상기 제2물질막의 제2패턴의 상면에서부터 상기 제5두께보다 작은 제1깊이만큼 식각하여 제2물질막의 제3패턴을 형성하는 단계; (i)상기 제2물질막의 제3패턴을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴을 제1두께와 동일한 깊이만큼 식각하여 제1물질막의 제2패턴을 형성하는 단계; 및 (j)상기 제1물질막의 제2패턴을 포함하는 식각마스크에 의해 노출되는 상기 대상막을 식각하는 단계;를 포함한다. 상기 (h)단계에서 상기 제1깊이는 상기 제4두께와 상기 제2두께의 합과 같을 수 있다. 상기 (e)단계의 상기 제3두께는 상기 (j)단계에서 상기 대상막을 식각하는 동안 상기 제1물질막의 제2패턴이 잔류할 수 있도록 결정되는 상기 제1물질막의 제2패턴의 최소 두께 이상일 수 있다. 상기 대상막, 제1물질막, 제2물질막 및 제3물질막은 서로 각각에 대하여 식각선택비가 다를 수 있다. 상기 제1물질막은 애슁(ashing) 공정 또는 스트립(strip) 공정으로 그 제거가 가능한 물질로 구성될 수 있다. 상기 (j)단계 이후에 상기 제1물질막의 제2패턴을 애슁 공정 또는 스트립 공정으로 제거하는 단계를 더 포함할 수 있다. 상기 제2물질막은 상기 제1물질막과 접착력이 있으며 상기 제1물질막에 형성된 리세스를 채울 수 있는 물질로 구성될 수 있다. 상기 제1물질막은 ACL(Amorphous Carbon Layer)을 포함할 수 있다. 상기 ACL은 코팅방식이나 CVD방식으로 형성될 수 있다. 상기 제2물질막은 SiON을 포함할 수 있다. 상기 제3물질막은 포토레지스트막을 포함할 수 있다. 상기 (d)단계에서 상기 제2물질막의 제1패턴을 형성하는 단계 또는 상기 (h)단계에서 상기 제2물질막의 제3패턴을 형성하는 단계는 CF4, CHF3, CH2F2 및 CH3F로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용하는 단계를 포함할 수 있다. 상기 (e)단계에서 상기 제1물질막의 제1패턴을 형성하는 단계 또는 상기 (i)단계에서 상기 제1물질막의 제2패턴을 형성하는 단계는 O2 기체를 함유하는 식각가스를 사용하는 단계를 포함할 수 있다. 상기 (j)단계에서 상기 제1물질막의 제1패턴을 형성하는 단계는 CF4, CHF3, CH2F2, C4F6, C5F8, C3F8 및 C2F6 로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용하는 단계를 포함할 수 있다. 상기 (e)단계에서 상기 제1두께와 상기 제3두께의 차는 상기 제2두께와 상기 제4두께의 합의 1.5배 이상일 수 있다. 상기 제2물질막은 산화막을 포함할 수 있다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 (a)반도체 기판 상의 산화막 상에 제1물질막을 형성하는 단계; (b)상기 제1물질막 상에 제2물질막을 형성하는 단계; (c)상기 제2물질막 상에 제1라인 패턴들이 나란하게 이격되어 구성되는 제3물질막의 제1패턴을 형성하는 단계; (d)상기 제3물질막의 제1패턴을 식각마스크로 하여 상기 제2물질막을 식각하여 제2물질막의 제1패턴을 형성하는 단계; (e)상기 제2물질막의 제1패턴을 포함하는 식각마스크에 의해 노출된 상기 제1물질막을 일부 식각하여 리세스를 가지는 제1물질막의 제1패턴을 형성하는 단계;(f)상기 리세스를 채우며 상기 제2물질막의 제1패턴 상에서 평탄화된 제2물질막의 제2패턴을 형성하는 단계; (g)상기 제2물질막의 제2패턴 상에 상기 제1라인 패턴과 수직으로 교차하는 방향으로 제2라인 패턴들이 나란하게 이격되어 구성되는 제3물질막의 제2패턴을 형성하는 단계; (h)상기 제3물질막의 제2패턴을 식각마스크로 하여 상기 제2물질막의 제2패턴 및 상기 제2물질막의 제1패턴을 상기 제1물질막의 제1패턴이 최초로 노출될 때까지 식각하여 제2물질막의 제3패턴을 형성하는 단계; (i)상기 제2물질막의 제3패턴을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴을 상기 대상막이 최초로 노출될 때까지 식각하여 제1물질막의 제2패턴을 형성하는 단계; 및 (j)상기 제1물질막의 제2패턴을 포함하는 식각마스크에 의해 노출되는 상기 대상막을 식각하는 단계;를 포함한다. 상기 대상막, 제1물질막, 제2물질막 및 제3물질막은 서로 각각에 대하여 식각선택비가 다를 수 있다. 상기 제1물질막은 애슁(ashing) 공정 또는 스트립(strip) 공정으로 그 제거가 가능한 물질로 구성될 수 있다. 상기 (j)단계 이후에 상기 제1물질막의 제2패턴을 애슁 공정 또는 스트립 공정으로 제거하는 단계를 더 포함할 수 있다. 상기 제2물질막은 상기 제1물질막과 접착력이 있으며 상기 제1물질막에 형성된 상기 리세스를 채울 수 있는 물질로 구성될 수 있다. 상기 제1물질막은 ACL(Amorphous Carbon Layer)을 포함할 수 있다. 상기 ACL은 코팅방식이나 CVD방식으로 형성될 수 있다. 상기 제2물질막은 SiON을 포함할 수 있다. 상기 제3물질막은 포토레지스트막을 포함할 수 있다. 상기 (d)단계에서 상기 제2물질막의 제1패턴을 형성하는 단계 또는 상기 (h)단계에서 상기 제2물질막의 제3패턴을 형성하는 단계는 CF4, CHF3, CH2F2 및 CH3F로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용하는 단계를 포함할 수 있다. 상기 (e)단계에서 상기 제1물질막의 제1패턴을 형성하는 단계 또는 상기 (i)단계에서 상기 제1물질막의 제2패턴을 형성하는 단계는 O2 기체를 함유하는 식각가스를 사용하는 단계를 포함할 수 있다. 상기 (j)단계에서 상기 제1물질막의 제1패턴을 형성하는 단계는 CF4, CHF3, CH2F2, C4F6, C5F8, C3F8 및 C2F6 로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "하부의(lower)" 또는 "바닥(bottom)" 및 "상부의(upper)" 또는 "정상(top)"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 하부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 상부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "하부의"라는 용어는, 도면의 특정한 방향에 의존하여, "하부의" 및 "상부의" 방향 모두를 포함할 수 있다. 유사하게, 도면들의 하나에서 소자가 뒤집어 진다면, 다른 요소들의 "아래의(below or beneath)"라고 묘사되어 있는 요소들은 상기 다른 요소들의 "위의(above)" 방향을 가지게 된다. 그러므로, 예로써 든 "아래의"라는 용어는, 위 및 아래의 방향 모두를 포함할 수 있다. 한편, 본 발명에서, 예를 들어, '제1물질막', '제2물질막'이라는 표현은 각각 제1물질로 형성된 막(film), 제2물질로 형성된 막(film)을 의미하는 것으로 정의한다. 또한, 본 발명에서, 예를 들어, '제1물질막의 제1패턴', '제1물질막의 제2패턴'등의 표현은, '제1물질막'과는 구별되는 것으로서, 제1물질로 형성된 막들 중에서 패턴의 형상이나 위치가 다른 패턴들을 서로 구별하기 위해 사용한다. 따라서, 복수 개의 층(layer)들이 적층된 반도체 소자의 구조에 있어서, '제1물질막의 제1패턴'과 '제1물질막의 제2패턴'이 반드시 동일한 층(layer)을 형성하는 것은 아니다.
도 1a 및 도 1b를 참조하면, 대상막(20) 상에 제1두께(T1)를 가지는 제1물질막(30)이 형성된다. 대상막(20)은 스토퍼(stopper)층(10)상에 형성될 수 있다. 제1물질막(30) 상에 제2두께(T2)를 가지는 제2물질막(40)이 형성된다. 제2물질막(40)상에 라인 및 스페이스(line and space) 패턴을 가지는 제3물질막의 제1패턴(50)을 형성한다. 상기 라인 패턴은 제1폭(W1)을 가지면서 제3폭(W3)만큼 서로 이격되어 배치될 수 있다.
본 발명의 일실시예에 따르면 대상막(20)은 산화막을 포함할 수 있고, 제1물질막(30)은 ACL(Amorphous Carbon Layer)을 포함할 수 있고 제2물질막(40)은 SiON 또는 산화막을 포함할 수 있으며, 제3물질막은 포토레지스트막을 포함할 수 있다. 그러나 대상막(20), 제1물질막(30), 제2물질막(40) 및 제3물질막은 서로 각각에 대하여 식각선택비가 다른 물질로 구성되는 것이면 상기 구성에 의하여 한정되지 않는다. 한편, 제2물질막(40)은 제1물질막(30)과 접착력이 있으며 제1물질막에 형성된 리세스를 채울 수 있는 물질로 구성되는 것이 바람직하다. ACL을 포함하는 제1물질막(30)은 코팅방식이나 CVD방식으로 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 제3물질막의 제1패턴(도 1b의 50)을 식각마스크로 하여 제2물질막(도 1b의 40)을 식각하여 제2물질막의 제1패턴(40a)을 형성한다. 이 경우 제2물질막(40)이 SiON을 포함하고 제3물질막이 포토레지스트막을 포함하는 경우에는 상기 제2물질막(40)을 식각하는 공정은 CF4, CHF3, CH2F2 및 CH3F로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용할 수 있다. 한편 상기 제2물질막(40)이 식각되는 단계에서 식각마스크로 사용되는 제3물질막의 제1패턴(50)은 전부 식각되어 제거되거나 제2물질막의 제1패턴(40a) 상에 일부 잔류할 수 있다. 제2물질막의 제1패턴(40a)을 포함하는 식각마스크에 의해 노출된 제1물질막(30)을 일부 식각하여, 리세스(recess)(2)를 가지는 제1물질막의 제1패턴(30a)을 형성한다. 이 경우 제1물질막이 ACL을 포함하고, 제2물질막이 SiON을 포함하는 경우에는 상기 제1물질막을 식각하는 공정은 O2 기체를 함유하는 식각가스를 사용할 수 있다. 제1물질막의 제1패턴(30a)은 제2물질막의 제1패턴(40a)을 포함하는 식각마스크에 의해 노출되는 제1영역과 제2물질막의 제1패턴(40a)을 포함하는 식각마스크에 의해 노출되지 않는 제2영역을 포함한다. 즉, 상기 제1영역은 상기 리세스(2)의 하에 형성되는 제1물질막의 제1패턴(30a)이며 두께는 제3두께(T3)를 가지고 폭은 제3폭(W3)을 가진다. 리세스(2)를 형성하여야 하므로 제3두께(T3)는 제1두께(T1)보다 작은 값을 가진다.
도 3a 및 도 3b를 참조하면, 제1물질막의 제1패턴(30a) 및 제2물질막의 제1패턴(40a) 상에 평탄화된 상면을 가지고 제2물질막의 제1패턴(40a) 상에서는 제4두께(T4)를 가지며, 제3두께(T3)를 가지는 제1물질막의 제1패턴 상에서는 제5두께(T5)를 가지는 제2물질막의 제2패턴(40b)을 형성한다. 즉, 제2물질막의 제2패턴(40b)은 상기 리세스(2)를 채우며 제2물질막의 제1패턴(40a) 상에서 평탄화되는 상면을 가진다. 앞서 설명한 내용에 따르면, 제2물질막의 제2패턴(40b)은 상기 제1영역에서는 제5두께(T5)를 가지고, 상기 제2영역에서는 제4두께(T4)를 가진다.
도 4a를 참조하면, 제2물질막의 제2패턴(40b) 상에 제3물질막의 제1패턴(도 1a의 50)과 수직으로 교차하는 방향으로 라인 및 스페이스 패턴을 가지는 제3물질막의 제2패턴(60)이 형성된다. 제3물질막의 제2패턴(60)은 제2폭(W2)을 가지는 라인 패턴들이 제4폭(W)만큼 서로 이격되어 나란하게 배열된다. 이 때 제3물질막의 제2패턴(60)이 형성된 반도체 소자의 단면을 여러 방향의 단면들에서 설명한다.
우선, 도 4b를 참조하면 도 4a의 4b-4b'선을 따라 절단한 단면에서 제1물질막의 제1패턴(30a)은 제1두께(T1)를 가지며, 제2물질막의 제1패턴(40a)은 제2두께(T2)를 가지고, 제2물질막의 제2패턴(40b)은 제4두께(T4)를 가진다. 제3물질의 제2패턴(60)은 제2폭(W2)을 가지면서 제4폭(W4)만큼 서로 이격되어 배치된다.
도 4c를 참조하면 도 4a의 4c-4c'선을 따라 절단한 단면에서 제1물질막의 제1패턴(30a)은 제3두께(T3)를 가지며, 제2물질막의 제1패턴(40a)은 형성되지 않으며, 제2물질막의 제2패턴(40b)은 제5두께(T5)를 가진다. 제3물질의 제2패턴(60)은 제2폭(W2)을 가지면서 제4폭(W4)만큼 서로 이격되어 배치된다.
도 4d를 참조하면 도 4a의 4d-4d'선을 따라 절단한 단면에서 제1물질막의 제1패턴(30a)은 제2물질막의 제1패턴(40a)이 형성되어 있는 상기 제2영역에서는 제1두께(T1)를 가지고, 제2물질막의 제1패턴(40a)이 형성되어 있지 않는 상기 제1영역에서는 제3두께(T3)를 가진다. 한편, 상기 제1영역은 제3폭(W3)을 가지며, 상기 제2영역은 제1폭(W1)을 가진다. 제1물질막의 제1패턴(30a)에 형성되어 있는 리세스(2)를 채우면서 제2물질막의 제1패턴(40a) 상에 평탄화된 상면을 가지는 제2물질막의 제2패턴(40b)은 상기 제1영역에서는 제5두께(T5)를 가지고 상기 제2영역에서는 제4두께(T4)를 가진다. 상기 제2물질막의 제2패턴(40b) 상에는 제3물질막의 제2패턴(60)이 형성된다.
도 4e를 참조하면 도 4a의 4e-4e'선을 따라 절단한 단면에서 제1물질막의 제1패턴(30a)은 제2물질막의 제1패턴(40a)이 형성되어 있는 상기 제2영역에서는 제1두께(T1)를 가지고, 제2물질막의 제1패턴(40a)이 형성되어 있지 않는 상기 제1영역에서는 제3두께(T3)를 가진다. 한편, 상기 제1영역은 제3폭(W3)을 가지며, 상기 제2영역은 제1폭(W1)을 가진다. 제1물질막의 제1패턴(30a)에 형성되어 있는 리세스(2)를 채우면서 제2물질막의 제1패턴(40a) 상에 평탄화된 상면을 가지는 제2물질막의 제2패턴(40b)은 상기 제1영역에서는 제5두께(T5)를 가지고 상기 제2영역에서는 제4두께(T4)를 가진다. 상기 제2물질막의 제2패턴(40b) 상에는 제3물질막의 제2패턴(60)이 형성되지 않는다. 한편, 제1두께(T1)와 제3두께(T3)의 차는 제2두께(T2)와 제4두께(T4)의 합의 1.5배 이상이 되는 것이 바람직하다. 이는 후속 공정에서 제3폭을 가지는 제1물질막의 제2패턴(도 6e의 30b) 상에 식각마스크로 존재하는 제2물질막의 제3패턴(도 6e의 40c)을 확보하기 위함이다.
도 5a를 참조하면, 제3물질막의 제2패턴(60)을 식각마스크로 하여 제2물질막의 제2패턴(40b) 및 제2물질막의 제1패턴(40a)을 제2물질막의 제2패턴(40b)의 상면에서부터 제1깊이(H1)만큼 식각하여 각각 제2물질막의 제3패턴(40c, 40d)을 형성한다. 이 경우 제2물질막이 SiON을 포함하고 제3물질막이 포토레지스트막을 포함하는 경우에는 상기 제2물질막을 식각하는 공정은 CF4, CHF3, CH2F2 및 CH3F로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용할 수 있다. 한편 상기 제2물질막이 식각되는 단계에서 식각마스크로 사용되는 제3물질막의 제2패턴(60)은 전부 식각되어 제거되거나 제2물질막의 제3패턴(40c, 40d) 상에 일부 잔류할 수 있다. 상기 제3물질막의 제2패턴(60)이 전부 식각되어 제거되는 경우에는 제2물질막의 제2패턴(40b)도 모두 식각되어 제2물질막의 제1패턴(40a)만이 잔류하여 제2물질막의 제3패턴(40d)을 형성할 수도 있다. 제2물질막의 제3패턴(40c, 40d)이 형성된 반도체 소자의 단면을 여러 방향의 단면들에서 설명한다.
우선, 도 4b 및 도 5b를 참조하면 도 5a의 5b-5b'선을 따라 절단한 단면에서는 제3물질막의 제2패턴(60)을 식각마스크로 하여 제2물질막의 제2패턴(40b) 및 제2물질막의 제1패턴(40a)을 제2물질막의 제2패턴(40b)의 상면에서부터 제1깊이(H)만큼 식각하여 제2물질막의 제3패턴(40c, 40d)을 형성한다. 본 발명의 일실시예에 따르면 제1깊이(H)는 제4두께(T4)와 제2두께(T2)의 합과 같을 수 있다.
도 4c 및 도 5c를 참조하면 도 5a의 5c-5c'선을 따라 절단한 단면에서는 제3물질막의 제2패턴(60)을 식각마스크로 하여 제2물질막의 제2패턴(40b)을 제2물질막의 제2패턴(40b)의 상면에서부터 제1깊이(H)만큼 식각하여 제2물질막의 제3패턴(40c)을 형성한다. 제1깊이(H)는 제5두께(T5)보다 작아야 한다.
도 4d 및 도 5d를 참조하면 도 5a의 5d-5d'선을 따라 절단한 단면에서는 제3물질막의 제2패턴(60)을 식각마스크로 하여 제2물질막을 식각하므로 제2물질막의 제3패턴(40c, 40d)은 식각되지 않는다.
도 4e 및 도 5e를 참조하면 도 5a의 5e-5e'선을 따라 절단한 단면에서는 제3물질막의 제2패턴(60)을 식각마스크로 하여 제2물질막의 제2패턴(40b) 및 제2물질막의 제1패턴(40a)은 제4두께(T4) 및 제2두께(T2)의 합만큼 식각하여 제2물질막의 제3패턴(40c)을 형성한다. 즉, 제3폭(W3)을 가지는 상기 제1영역에서는 제6두께만큼 잔류하는 제2물질막의 제3패턴(40c)이 형성하고 제3두께를 가지는 제1물질막의 제1패턴(30a)이 형성된다. 한편, 제1폭(W1)을 가지는 상기 제2영역에서는 제2물질막의 제1패턴(40a) 및 제2물질막의 제2패턴(40b)이 모두 식각되어 제거되고 제1두께(T1)를 가지는 제1물질막의 제1패턴(30a)이 형성된다.
본 발명의 일실시예에 따르면 상기 제3물질막의 제2패턴(60)을 식각마스크로 하여 상기 제2물질막의 제2패턴(40b) 및 상기 제2물질막의 제1패턴(40a)을 상기 제2물질막의 제2패턴(40b)의 상면에서부터 제4두께(T4)와 제2두께(T2)의 합과 같은 제1깊이만큼 식각하여 제2물질막의 제3패턴(40c, 40d)을 형성할 수 있다. 한편, 본 발명의 다른 실시예에 따르면 제3물질막의 제2패턴(60)을 식각마스크로 하여 제2물질막의 제2패턴(40b) 및 제2물질막의 제1패턴(40a)을 제1물질막의 제1패턴(30a)이 최초로 노출될 때까지 식각하여 제2물질막의 제3패턴(40c, 40d)을 형성할 수 있다. 제1물질막의 제1패턴(30a)이 최초로 노출될 때까지 제2물질막의 제2패턴(40b) 및 제2물질막의 제1패턴(40a)을 식각하게 되면 도 5b 및 도 5e에서 도시된 단면들에서는 제1물질막의 제1패턴(30a)이 노출되지만, 도 5c 및 도 5d에서 도시된 단면들에서는 제1물질막의 제1패턴(30a)이 노출되지 않는다.
도 6a를 참조하면, 제2물질막의 제3패턴(30b)을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴(30a)을 제1두께(T1)와 동일한 깊이만큼 식각하여 제1물질막의 제2패턴(30b)을 형성한다. 이 경우 제1물질막이 ACL을 포함하고, 제2물질막이 SiON을 포함하는 경우에는 상기 제1물질막을 식각하는 공정은 O2 기체를 함유하는 식각가스를 사용할 수 있다. 한편 상기 제1물질막이 식각되는 단계에서 식각마스크로 사용되는 제2물질막의 제3패턴(40c, 40d)은 전부 식각되어 제거되거나 제1물질막의 제2패턴(30b) 상에 일부 잔류할 수 있다. 제1물질막의 제2패턴(30b)이 형성된 반도체 소자의 단면을 여러 방향의 단면들에서 설명한다.
우선, 도 5b 및 도 6b를 참조하면 도 6a의 6b-6b'선을 따라 절단한 단면에서는 제2물질막의 제3패턴(40c, 40d)을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴(30a)을 제1두께(T1)와 동일한 깊이만큼 식각하여 제1물질막의 제2패턴(30b)을 형성하고 대상막(20)이 제4폭(W4)만큼 노출된다.
도 5c 및 도 6c를 참조하면 도 6a의 6c-6c'선을 따라 절단한 단면에서는 제2물질막의 제3패턴(40c)을 포함하는 식각마스크에 의해 노출되는 제1물질막이 존재하지 않으므로 제3두께(T3)을 가지는 제1물질막의 제1패턴(30a)은 식각되지 않는다.
도 5d 및 도 6d를 참조하면 도 6a의 6d-6d'선을 따라 절단한 단면에서는 제2물질막의 제3패턴(40c)을 포함하는 식각마스크에 의해 노출되는 제1물질막이 존재하지 않으므로 제3두께(T3) 및 제1두께(T1)를 가지는 제1물질막의 제1패턴(30a)은 식각되지 않는다.
도 5e 및 도 6e를 참조하면 도 6a의 6e-6e'선을 따라 절단한 단면에서는 제2물질막의 제3패턴(40c)을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴(30a)은 제1폭(W1)을 가지며 제1두께(T1)만큼 식각된다. 한편, 제2물질막의 제3패턴ㄹ(40c)을 포함하는 식각마스크에 의해 노출되지 않는 제1물질막의 제1패턴(30a)은 제3폭(W3) 및 제3두께(T3)를 가지며 식각되지 않는다.
본 발명의 일실시예에 따르면 상기 제2물질막의 제3패턴(40c, 40d)을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴(30a)을 제1두께(T1)와 동일한 깊이만큼 식각하여 제1물질막의 제2패턴(30b)을 형성할 수 있다. 한편, 본 발명의 다른 실시예에 따르면 제2물질막의 제3패턴(40c, 40d)을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴(30a)을 대상막(20)이 최초로 노출될 때까지 식각하여 제1물질막의 제2패턴(30b)을 형성할 수 있다. 대상막(20)이 최초로 노출될 때까지 제1물질막의 제1패턴(30a)을 식각하게 되면 도 6b 및 도 6e에서 도시된 단면들에서는 대상막(20)이 노출되지만, 도 6c 및 도 6d에서 도시된 단면들에서는 대상막(20)이 노출되지 않는다.
도 7a를 참조하면, 제1물질막의 제2패턴(30b)을 포함하는 식각마스크에 의해 노출되는 대상막(20)을 식각하여 대상막의 제1패턴(20a)을 형성한다. 대상막(20) 하에는 스토퍼층(10)이 존재하여 식각 깊이를 조절할 수 있다. 대상막(20)이 식각되어 스트퍼층(10)이 노출되는 영역은 콘택홀을 형성할 수 있는데 제1폭(W1) 및 제4폭(W4)을 각각 직사각형의 폭으로 가진다. 대상막의 제1패턴(20a)이 형성된 반도체 소자의 단면을 여러 방향의 단면들에서 설명한다.
우선, 도 6b 및 도 7b를 참조하면 도 7a의 7b-7b'선을 따라 절단한 단면에서는 제1물질막의 제2패턴(30b)을 포함하는 식각마스크에 의해 노출되는 대상막(20)을 식각하여 대상막의 제1패턴(20a)을 형성한다. 대상막의 제1패턴(20a)은 제2폭(W2)을 가지면서 서로 제4폭(W4)만큼 이격된다. 따라서 노출되는 스토퍼층(10)은 제4폭(W4)을 가진다.
도 6c 및 도 7c를 참조하면 도 7a의 7c-7c'선을 따라 절단한 단면에서는 제1물질막의 제2패턴(30b)을 포함하는 식각마스크에 의해 노출되는 대상막이 존재하지 않으므로 대상막의 제1패턴(20a)은 식각되지 않는다.
도 6d 및 도 7d를 참조하면 도 7a의 7d-7d'선을 따라 절단한 단면에서는 제1물질막의 제2패턴(30b)을 포함하는 식각마스크에 의해 노출되는 대상막이 존재하지 않으므로 대상막의 제1패턴(20a)은 식각되지 않는다.
도 6e 및 도 7e를 참조하면 도 7a의 7e-7e'선을 따라 절단한 단면에서는 제1물질막의 제2패턴(30b)을 포함하는 식각마스크에 의해 노출되는 대상막은 제1폭(W1)을 가지며 제7두께(T7)만큼 식각된다. 한편, 제1물질막의 제2패턴(30b)을 포함하는 식각마스크에 의해 노출되지 않는 대상막은 제3폭(W3) 및 제7두께(T7)를 가지는 대상막의 제1패턴(20a)을 형성한다. 한편, 제3두께(T3)는 대상막(20)을 소정의 깊이(예를 들어,제7두께(T7))만큼 식각하는 동안 제1물질막의 제2패턴(30b)이 잔류할 수 있을 최소 두께 이상인 것이 바람직하다. 제1물질막의 제2패턴(30b) 하에 있는 대상막이 일부 식각될 가능성을 배제하기 위함이다. 또한, 제1물질막은 애슁(ashing) 공정 또는 스트립(strip)공정으로 그 제거가 가능한 물질로 구성되는 것이 바람직하다. 특히 제1물질막이 ACL을 포함하는 경우 O2 애슁 공정 또는 스트립 공정으로 쉽게 그 제거가 가능하다. 대상막(20)을 식각한 후 대상막의 제1패턴(20a) 상에 잔존할 수 있는 제1물질막의 제2패턴(30b)은 애슁 공정 또는 스트립 공정으로 제거될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. 예를 들어, 본 발명의 일실시예에서는 콘택홀을 형성하는 반도체 소자의 제조방법을 설명하였지만, 본 발명에 따른 반도체 소자의 제조방법은 콘택홀 형성방법에만 한정되지 않으며 게이트 패턴, 커패시터 패턴 또는 배선 패턴등 다양한 패턴의 형성방법에 적용될 수 있다.
본 발명에 의한 반도체 소자의 제조방법에 따르면, 미세 패턴을 패터닝기술에 의해 형성할 수 있다.

Claims (30)

  1. (a)대상막(20) 상에 제1두께(T1)를 가지는 제1물질막(30)을 형성하는 단계;
    (b)상기 제1물질막(30) 상에 제2두께(T2)를 가지는 제2물질막(40)을 형성하는 단계;
    (c)상기 제2물질막(40) 상에 라인 및 스페이스 패턴을 가지는 제3물질막의 제1 패턴(50)을 형성하는 단계;
    (d)상기 제3물질막의 제1패턴(50)을 식각마스크로 하여 상기 제2물질막(40)을 식각하여 제2물질막의 제1패턴(40a)을 형성하는 단계;
    (e)상기 제2물질막의 제1패턴(40a)을 포함하는 식각마스크에 의해 노출된 상기 제1물질막(30)을 상기 제1두께(T1)보다 작은 제3두께(T3)를 가지도록 식각하여 제1물질막의 제1패턴(30a)을 형성하는 단계;
    (f)상기 제1물질막의 제1패턴(30a) 및 상기 제2물질막의 제1패턴(40a) 상에 평탄화된 상면을 가지고, 상기 제2물질막의 제1패턴(40a) 상에서는 제4두께(T4)를 가지며, 상기 제3두께(T3)를 가지는 상기 제1물질막의 제1패턴(30a) 상에서는 제5두께(T5)를 가지는 제2물질막의 제2패턴(40b)을 형성하는 단계;
    (g)상기 제2물질막의 제2패턴(40b) 상에 상기 제3물질막의 제1패턴(50)과 수직으로 교차하는 방향으로 라인 및 스페이스 패턴을 가지는 제3물질막의 제2패턴(60)을 형성하는 단계;
    (h)상기 제3물질막의 제2패턴(60)을 식각마스크로 하여 상기 제2물질막의 제2패턴(40b) 및 상기 제2물질막의 제1패턴(40a)을 상기 제2물질막의 제2패턴(40b)의 상면에서부터 상기 제5두께(T5)보다 작은 제1깊이(H1)만큼 식각하여 제2물질막의 제3패턴(40c 및 40d)을 형성하는 단계;
    (i)상기 제2물질막의 제3패턴(40c 및 40d)을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴(30a)을 제1두께(T1)와 동일한 깊이만큼 식각하여 제1물질막의 제2패턴(30b)을 형성하는 단계; 및
    (j)상기 제1물질막의 제2패턴(30b)을 포함하는 식각마스크에 의해 노출되는 상기 대상막(20)을 식각하는 단계;를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 (h)단계에서 상기 제1깊이(H1)는 상기 제4두께(T4)와 상기 제2두께(T2)의 합과 같은 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 (e)단계의 상기 제3두께(T3)는 상기 (j)단계에서 상기 대상막(20)을 식각하는 동안 상기 제1물질막의 제2패턴(30b)이 잔류할 수 있도록 결정되는 상기 제1물질막의 제2패턴(30b)의 최소 두께 이상인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 대상막, 제1물질막, 제2물질막 및 제3물질막은 서로 각각에 대하여 식각선택비가 다른 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1물질막은 애슁(ashing) 공정 또는 스트립(strip) 공정으로 그 제거가 가능한 물질로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 (j)단계 이후에 상기 제1물질막의 제2패턴(30b)을 애슁 공정 또는 스트립 공정으로 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 제2물질막은 상기 제1물질막과 접착력이 있으며 상기 제1물질막에 형성된 리세스를 채울 수 있는 물질로 구성되는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 제1물질막은 ACL(Amorphous Carbon Layer)을 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 ACL은 코팅방식이나 CVD방식으로 형성되는 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 제2물질막은 SiON을 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 제3물질막은 포토레지스트막을 포함하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 (d)단계에서 상기 제2물질막의 제1패턴(40a)을 형성하는 단계 또는 상기 (h)단계에서 상기 제2물질막의 제3패턴(40c 및 40d)을 형성하는 단계는 CF4, CHF3, CH2F2 및 CH3F로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제11항에 있어서, 상기 (e)단계에서 상기 제1물질막의 제1패턴(30a)을 형성하는 단계 또는 상기 (i)단계에서 상기 제1물질막의 제2패턴(30b)을 형성하는 단계는 O2 기체를 함유하는 식각가스를 사용하는 단계를 포함하는 반도체 소자의 제조방법.
  14. 제11항에 있어서, 상기 (j)단계에서 상기 대상막(20)을 식각하는 단계는 CF4, CHF3, CH2F2, C4F6, C5F8, C3F8 및 C2F6 로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용하는 단계를 포함하는 반도체 소자의 제조방법.
  15. 제10항에 있어서, 상기 (e)단계에서 상기 제1두께(T1)와 상기 제3두께(T3)의 차는 상기 제2두께(T2)와 상기 제4두께(T4)의 합의 1.5배 이상인 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제8항에 있어서, 상기 제2물질막은 산화막을 포함하는 반도체 소자의 제조방법.
  17. (a)반도체 기판 상의 대상막(20) 상에 제1물질막(30)을 형성하는 단계;
    (b)상기 제1물질막(30) 상에 제2물질막(40)을 형성하는 단계;
    (c)상기 제2물질막(40) 상에 제1라인 패턴들이 나란하게 이격되어 구성되는 제3물질막의 제1패턴(50)을 형성하는 단계;
    (d)상기 제3물질막의 제1패턴(50)을 식각마스크로 하여 상기 제2물질막(40)을 식각하여 제2물질막의 제1패턴(40a)을 형성하는 단계;
    (e)상기 제2물질막의 제1패턴(40a)을 포함하는 식각마스크에 의해 노출된 상기 제1물질막(30)을 일부 식각하여 리세스를 가지는 제1물질막의 제1패턴(30a)을 형성하는 단계;
    (f)상기 리세스를 채우며 상기 제2물질막의 제1패턴(40a) 상에서 평탄화된 제2물질막의 제2패턴(40b)을 형성하는 단계;
    (g)상기 제2물질막의 제2패턴(40b) 상에 상기 제1라인 패턴과 수직으로 교차하는 방향으로 제2라인 패턴들이 나란하게 이격되어 구성되는 제3물질막의 제2패턴(60)을 형성하는 단계;
    (h)상기 제3물질막의 제2패턴(60)을 식각마스크로 하여 상기 제2물질막의 제2패턴(40b) 및 상기 제2물질막의 제1패턴(40a)을 상기 제1물질막의 제1패턴(30a)이 최초로 노출될 때까지 식각하여 제2물질막의 제3패턴(40c 및 40d)을 형성하는 단계;
    (i)상기 제2물질막의 제3패턴(40c 및 40d)을 포함하는 식각마스크에 의해 노출되는 제1물질막의 제1패턴(30a)을 상기 대상막(20)이 최초로 노출될 때까지 식각하여 제1물질막의 제2패턴(30b)을 형성하는 단계; 및
    (j)상기 제1물질막의 제2패턴(30b)을 포함하는 식각마스크에 의해 노출되는 상기 대상막(20)을 식각하는 단계;를 포함하여 반도체 패턴을 형성하는 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 대상막, 제1물질막, 제2물질막 및 제3물질막은 서로 각각에 대하여 식각선택비가 다른 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제17항에 있어서, 상기 제1물질막은 애슁(ashing) 공정 또는 스트립(strip) 공정으로 그 제거가 가능한 물질로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제19항에 있어서, 상기 (j)단계 이후에 상기 제1물질막의 제2패턴(30b)을 애슁 공정 또는 스트립 공정으로 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
  21. 제17항에 있어서, 상기 제2물질막은 상기 제1물질막과 접착력이 있으며 상기 제1물질막에 형성된 상기 리세스를 채울 수 있는 물질로 구성되는 반도체 소자의 제조방법.
  22. 제17에 있어서, 상기 제1물질막은 ACL(Amorphous Carbon Layer)을 포함하는 반도체 소자의 제조방법.
  23. 제22항에 있어서, 상기 ACL은 코팅방식이나 CVD방식으로 형성되는 반도체 소자의 제조방법.
  24. 제22항에 있어서, 상기 제2물질막은 SiON을 포함하는 반도체 소자의 제조방법.
  25. 제24항에 있어서, 상기 제3물질막은 포토레지스트막을 포함하는 반도체 소자의 제조방법.
  26. 제25항에 있어서, 상기 (d)단계에서 상기 제2물질막의 제1패턴(40a)을 형성하는 단계 또는 상기 (h)단계에서 상기 제2물질막의 제3패턴(40c 및 40d)을 형성하는 단계는 CF4, CHF3, CH2F2 및 CH3F로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용하는 단계를 포함하는 반도체 소자의 제조방법.
  27. 제25항에 있어서, 상기 (e)단계에서 상기 제1물질막의 제1패턴(30a)을 형성하는 단계 또는 상기 (i)단계에서 상기 제1물질막의 제2패턴(30b)을 형성하는 단계는 O2 기체를 함유하는 식각가스를 사용하는 단계를 포함하는 반도체 소자의 제조방법.
  28. 제25항에 있어서, 상기 (j)단계에서 상기 대상막(20)을 식각하는 단계는 CF4, CHF3, CH2F2, C4F6, C5F8, C3F8 및 C2F6 로 이루어지는 1군의 기체들 중 적어도 1종 이상의 기체를 함유하는 식각가스를 사용하는 단계를 포함하는 반도체 소자의 제조방법.
  29. 제22항에 있어서, 상기 제2물질막은 산화막을 포함하는 반도체 소자의 제조방법.
  30. 제17항에 있어서, 상기(c)단계에서 상기 제1라인 패턴들은 각각 제1폭을 가지고 제3폭만큼 서로 나란하게 이격되어 형성되고, 상기 (g)단계에서 상기 제2라인 패턴들은 각각 제2폭을 가지고 제4폭만큼 서로 나란하게 이격되어 형성되며, 상기 (j)단계의 반도체 패턴은 상기 제1폭 및 상기 제4폭을 직사각형의 폭으로 각각 가지는 콘택홀 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977204B2 (en) 2008-12-15 2011-07-12 Samsung Electronics Co., Ltd. Method of forming a fine pattern of a semiconductor device using a double patterning technique
US8389405B2 (en) 2009-12-28 2013-03-05 Samsung Electronics Co., Ltd. Method for forming fine pattern having variable width and method for manufacturing semiconductor device using the same
US8785328B2 (en) 2012-06-15 2014-07-22 SK Hynix Inc. Mask pattern for hole patterning and method for fabricating semiconductor device using the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4909912B2 (ja) * 2008-01-10 2012-04-04 株式会社東芝 パターン形成方法
US7972959B2 (en) * 2008-12-01 2011-07-05 Applied Materials, Inc. Self aligned double patterning flow with non-sacrificial features
KR20100081764A (ko) * 2009-01-07 2010-07-15 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
KR20120124787A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 반도체 소자의 제조 방법
KR101903477B1 (ko) 2012-01-11 2018-10-02 삼성전자주식회사 반도체 장치의 제조 방법
KR101926418B1 (ko) 2012-05-16 2018-12-10 삼성전자주식회사 반도체 소자의 제조 방법
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry
KR102065481B1 (ko) 2012-12-06 2020-01-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR102609924B1 (ko) 2018-01-10 2023-12-07 삼성전자주식회사 반도체 소자의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243115A (ja) * 1992-01-22 1993-09-21 Nec Corp 半導体装置の製造方法
JPH10232496A (ja) 1997-02-20 1998-09-02 Nikon Corp ３重露光法
KR20060066504A (ko) * 2004-12-13 2006-06-16 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR20060134598A (ko) * 2005-06-23 2006-12-28 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR20070000204A (ko) * 2005-06-27 2007-01-02 주식회사 하이닉스반도체 미세 패턴 형성 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390963B1 (ko) 1999-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법
KR20010084825A (ko) 2000-02-29 2001-09-06 박종섭 반도체 소자의 패턴 형성 방법
US20080048340A1 (en) * 2006-03-06 2008-02-28 Samsung Electronics Co., Ltd. Semiconductor device having fine pattern wiring lines integrally formed with contact plug and method of manufacturing same
JP4909912B2 (ja) * 2008-01-10 2012-04-04 株式会社東芝 パターン形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243115A (ja) * 1992-01-22 1993-09-21 Nec Corp 半導体装置の製造方法
JPH10232496A (ja) 1997-02-20 1998-09-02 Nikon Corp ３重露光法
KR20060066504A (ko) * 2004-12-13 2006-06-16 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR20060134598A (ko) * 2005-06-23 2006-12-28 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR20070000204A (ko) * 2005-06-27 2007-01-02 주식회사 하이닉스반도체 미세 패턴 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977204B2 (en) 2008-12-15 2011-07-12 Samsung Electronics Co., Ltd. Method of forming a fine pattern of a semiconductor device using a double patterning technique
US8389405B2 (en) 2009-12-28 2013-03-05 Samsung Electronics Co., Ltd. Method for forming fine pattern having variable width and method for manufacturing semiconductor device using the same
US8598036B2 (en) 2009-12-28 2013-12-03 Samsung Electronics Co., Ltd. Method for forming fine pattern having variable width and method for manufacturing semiconductor device using the same
US8785328B2 (en) 2012-06-15 2014-07-22 SK Hynix Inc. Mask pattern for hole patterning and method for fabricating semiconductor device using the same

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