KR102065481B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

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Abstract

반도체 소자의 미세 패턴 형성 방법이 제공된다. 반도체 소자의 미세 패턴 형성 방법은 제 1 방향 및 제 2 방향으로 이격되어 배치되는 제 1 홀들을 갖는 하드 마스크막을 형성하는 것, 상기 하드 마스크막 상에, 상기 제 1 방향 및 상기 제 2 방향에서 상기 제 1 홀들 사이에 위치하는 로컬 마스크 패턴들을 형성하는 것, 상기 하드 마스크막 상에 상기 제 1 홀들 및 상기 로컬 마스크 패턴들 사이를 채우는 희생막을 형성하는 것, 상기 로컬 마스크 패턴들을 제거하여, 상기 희생막에 상기 하드 마스크막의 일부분들을 노출시키는 오프닝들을 형성하는 것, 및 상기 오프닝들에 노출된 상기 하드 마스크막을 이방성 식각하여 제 2 홀들을 형성하는 것을 포함한다.

Description

반도체 소자의 미세 패턴 형성 방법{Method for forming fine patterns of semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 지그재그 배열된 미세 패턴들을 형성하는 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본원 발명이 해결하고자 하는 과제는 지그재그 배열된 미세 패턴들을 형성하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 미세 패턴 형성 방법은 제 1 방향 및 제 2 방향으로 이격되어 배치되는 제 1 홀들을 갖는 하드 마스크막을 형성하는 것, 상기 하드 마스크막 상에, 상기 제 1 방향 및 상기 제 2 방향에서 상기 제 1 홀들 사이에 위치하는 로컬 마스크 패턴들을 형성하는 것, 상기 하드 마스크막 상에 상기 제 1 홀들 및 상기 로컬 마스크 패턴들 사이를 채우는 희생막을 형성하는 것, 상기 로컬 마스크 패턴들을 제거하여, 상기 희생막에 상기 하드 마스크막의 일부분들을 노출시키는 오프닝들을 형성하는 것, 및 상기 오프닝들에 노출된 상기 하드 마스크막을 이방성 식각하여 제 2 홀들을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 하드 마스크막의 상기 제 1 홀들을 형성하는 것은, 하드 마스크막 상에 제 1 방향으로 연장되는 제 1 라인 마스크 패턴들을 형성하는 것, 상기 제 1 라인 마스크 패턴들을 가로지르는 제 2 라인 마스크 패턴들을 형성하는 것, 및 상기 제 1 및 제 2 라인 마스크 패턴들을 식각 마스크로 이용하여 상기 하드 마스크막을 이방성 식각하는 것을 포함한다.
일 실시예에 따르면, 상기 제 1 라인 마스크 패턴들의 폭과 상기 제 2 라인 마스크 패턴의 폭이 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 로컬 마스크 패턴들을 형성하는 것은, 상기 제 1 및 제 2 라인 마스크 패턴들에 대해 전면 이방성 식각하여, 상기 제 1 및 제 2 라인 마스크 패턴들이 중첩되는 영역에 상기 제 1 라인 마스크 패턴들의 일부분들을 잔류시키는 것을 포함한다.
다른 실시예에 따르면, 상기 로컬 마스크 패턴들을 형성하는 것은, 상기 제 1 라인 마스크 패턴들을 패터닝하여, 상기 제 2 라인 마스크 패턴들 아래에 국소적으로 잔류시키는 것을 포함한다.
일 실시예에 따르면, 상기 제 2 홀들을 형성한 후에, 상기 제 1 및 제 2 홀들의 내벽들을 덮는 스페이서를 형성하는 것을 더 포함한다.
일 실시예에 따르면, 상기 제 1 및 제 2 홀들을 갖는 상기 하드 마스크막을 식각 마스크로 이용하여 하부막을 이방성 식각함으로써, 상기 하부막에 제 1 및 제 2 하부 홀들을 형성하는 것을 더 포함한다.
일 실시예에 따르면, 상기 하부막에 형성된 상기 홀들 내에 충진 물질을 채우는 것; 및 상기 하부막을 제거하여 지그재그 형태로 배열된 미세 패턴들을 형성하는 것을 더 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법은 하드 마스크막 상에 제 1 방향으로 연장되는 제 1 라인 마스크 패턴들을 형성하는 것, 상기 제 1 라인 마스크 패턴들 상에 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 제 2 라인 마스크 패턴들을 형성하는 것, 상기 제 1 및 제 2 라인 마스크 패턴들에 의해 노출되는 제 1 영역에서 상기 하드 마스크막을 식각하여 제 1 홀들을 형성하는 것, 및 상기 제 1 및 제 2 라인 마스크 패턴들이 중첩되는 제 2 영역에서 상기 제 1 홀들이 형성된 상기 하드 마스크막을 식각하여 제 2 홀들을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법은 하드 마스크막 상에 제 1 방향으로 연장되는 제 1 라인 마스크 패턴들을 형성하는 것, 상기 제 1 라인 마스크 패턴들 상에서, 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 제 2 라인 마스크 패턴들을 형성하는 것, 상기 제 1 및 제 2 라인 마스크 패턴들을 식각 마스크로 이용하여 상기 하드 마스크막에 제 1 홀들을 형성하는 것, 상기 제 2 라인 마스크 패턴들에 의해 노출되는 상기 제 1 라인 마스크 패턴들을 식각하여, 상기 제 2 라인 마스크 패턴들 아래에 로컬 마스크 패턴들을 형성하는 것, 상기 하드 마스크막의 상기 제 1 홀들 및 상기 로컬 마스크 패턴들 사이를 채우는 희생막을 형성하는 것, 상기 로컬 마스크 패턴들을 제거하여, 상기 하드 마스크막의 상면을 노출시키는 오프닝들을 상기 희생막에 형성하는 것, 및 상기 오프닝들에 노출된 상기 하드 마스크막을 식각하여 상기 하드 마스크막에 제 2 홀들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 미세 패턴의 형성 방법에 따르면, 라인 앤드 스페이스(line and space) 패턴들을 이용하여 지그재그 배열된 미세 패턴들을 형성할 수 있다. 교차하는 라인 마스크 패턴들에 의해 노출되는 영역에 미세 패턴들을 형성하고, 교차하는 라인 마스크 패턴들이 중첩되는 영역에 라인 마스크 패턴들의 일부분들로 이루어진 로컬 마스크 패턴들을 형성하여, 로컬 마스크 패턴들의 위치에 미세 패턴들을 형성함으로써, 단순화된 공정들로 지그재그 배열된 미세 패턴들을 형성할 수 있다. 이러한 미세 패턴들 형성 방법을 이용하여 보다 고집적화된 반도체 소자들을 형성할 수 있다.
도 1 내지 도 16은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 17 내지 도 19는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 20은 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도이다.
도 21 내지 도 27은 본 발명의 또 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 28은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 메모리 소자의 평면도이다.
도 29는 도 28의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 30은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 31은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 가변 저항 메모리 소자의 단면도이다.
도 32는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 33은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(omprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 미세 패턴 형성 방법에 대해 상세히 설명한다. 반도체 소자에서 미세 패턴들은 다양한 형태로 배열될 수 있으나, 미세 패턴들이 정방형(square) 형태로 배열되는 경우, 제한된 면적 내에서 미세 패턴들의 폭(즉, 직경)을 증가시키는데 한계가 있다. 한편, 미세 패턴들이 지그재그(zigzag) 또는 벌집(honeycomb) 형태로 배열되는 경우, 미세 패턴들의 간격은 정방형 배열 형태에서 미세 패턴들의 간격보다 증가될 수 있다. 따라서, 정방형 형태 배열에서 미세 패턴들의 직경보다 벌집 형태 배열에서 미세 패턴들의 직경을 증가시킬 수 있다.
이에 따라, 본 발명의 실시예들에서는 서로 수직적으로 교차하는 라인 앤드 스페이스 패턴들을 이용하여 지그재그(또는 벌집) 형태 배열의 미세 패턴들을 형성하는 방법에 대해 개시한다. 또한, 서로 수직적으로 교차하는 라인 앤드 스페이스 패턴들을 이용하여 미세 패턴들을 형성할 때, 오버레이(overlay) 산포 불량으로 인해 지그재그 형태로 배열된 미세 패턴들 간의 거리 및 패턴들의 직경이 달라지는 것을 방지할 수 있는 방법을 개시한다.
도 1 내지 도 16은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 사시도들이다. 도 17 내지 도 19는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 20는 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도이다.
도 1을 참조하면, 기판(10) 상에 하부막(20), 식각 정지막(30), 및 하드 마스크막(40)이 차례로 적층될 수 있다.
일 실시예에 따르면, 하부막(20)은 반도체 물질, 도전 물질, 절연 물질 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 하부막(20)이 반도체 물질로 이루어진 경우, 하부막(20)은 반도체 기판 또는 에피택셜층일 수도 있다. 예를 들어, 하부막(20)이 도전 물질로 이루어진 경우, 하부막(20)은 도핑된 폴리실리콘, 금속 실리사이드, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 또한, 하부막(20)이 절연 물질로 이루어진 경우, 하부막(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다. 또한 하부막(20)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막으로 형성될 수도 있다.
이에 더하여, 하부막(20)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 예를 들어, 하부막(20)은 적층된 복수개의 절연막들을 포함할 수 있으며, 적층된 절연막들 사이에 도전막 또는 반도체막을 포함할 수 있다. 또한, 하부막(20)은 반도체 패턴, 도전 패턴 및 절연 패턴 중 적어도 어느 하나를 포함할 수 있다.
식각 정지막(30)은 하부막(20) 및 하드 마스크막(40)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(30)은 SiO2, SiON, Si3N4, SiCN, 및 SiC 중에서 선택되는 어느 하나의 물질로 형성될 수 있다.
하드 마스크막(40)은 하부막(20)을 식각하는 공정에서 하부막(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 하드 마스크막(40)은, 폴리실리콘, SiON, Si3N4, SiCN 등과 같은 실리콘 함유 물질 중에서 선택될 수 있다. 일 실시예에서, 하드 마스크막(40)은 폴리실리콘으로 형성될 수 있다.
일 실시예에 따르면, 하드 마스크막(40) 상에 제 1 유기 마스크막(50)이 형성될 수 있다.
제 1 유기 마스크막(50)은 하드 마스크막(40) 식각하는 공정에서 하드 마스크막(40)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상세하게, 제 1 유기 마스크막(50)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 그리고, 제 1 유기 마스크막(50)은 제 1 유기 마스크막(50)을 구성하는 화합물의 총 중량을 기준으로 약 80 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다. 또한, 제 1 유기 마스크막(50)은 화학 기상 증착(chemical vapor deposition) 방법을 이용하여 하드 마스크막(40) 상에 증착될 수 있으며, 약 1000 ∼ 10000Å의 두께를 가질 수 있다. 일 실시예에 따르면, 제 1 유기 마스크막(50)은 화학 기상 증착 방법으로 이용하여 형성된 비정질 탄소층(amorphous carbon layer)일 수 있다. 다른 실시예에서, 제 1 유기 마스크막(50)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다.
도 1 및 도 17을 참조하면, 제 1 유기 마스크막(50) 상에 제 1 방향(즉, x축 방향)으로 연장되는 제 1 라인 마스크 패턴들(62)이 형성될 수 있다.
일 실시예에서, 제 1 라인 마스크 패턴들(62)을 형성하는 것은, 제 1 유기 마스크막(50) 상에 제 1 마스크층을 형성하는 것, 제 1 마스크층 상에 제 1 포토레지스트 패턴들(74)을 형성하는 것, 제 1 포토레지스트 패턴들(74)을 이용하여 제 1 마스크층을 식각하는 것을 포함한다. 여기서, 제 1 마스크층은 화학기상증착 공정과 같은 증착 방법 또는 스핀 코팅 방법을 이용하여 형성될 수 있다. 제 1 포토레지스트 패턴들(74)은 제 1 마스크층 상에 레지스트 물질을 도포하여 제 1 포토레지스트층을 형성하고, 제 1 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 일 실시예에 따르면, 제 1 포토레지스트층에 라인 앤 스페이스(line and space) 패턴을 형성하기 위한 포토리소그래피 공정이 수행될 수 있다.
이에 더하여, 제 1 라인 마스크 패턴들(62)을 형성하기 위해 제 1 마스크층과 제 1 포토레지스트 패턴들(74) 사이에는 제 1 반사 방지 패턴들(72)이 형성될 수 있다. 제 1 반사 방지 패턴들(72)은 제 1 마스크층에 대해 식각 선택비를 가지며, 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 제 1 반사 방지 패턴(72)은 유기 화합물 또는 무기 화합물로 이루어질 수 있다. 일 실시예에 따르면, 제 1 반사 방지 패턴(72)은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다. 제 1 마스크층과 제 1 포토레지스트 패턴들(74) 사이에 제 1 반사 방지 패턴들(72)을 형성함으로써, 제 1 포토레지스트 패턴들(74)을 형성하는 포토리소그래피 공정시 포토레지스트층에 조사되는 빛의 반사 및 산란에 의해 제 1 포토레지스트 패턴들(74)의 선폭이 변동되는 것을 방지할 수 있다.
이와 같이 형성된 제 1 라인 마스크 패턴들(62)은 제 1 유기 마스크막(50) 상에 일정한 피치(pitch)로 반복되어 배치될 수 있다. 실시예들에서, 형성하고자 하는 미세 패턴들의 직경(또는 폭)은 제 1 라인 마스크 패턴들(62)의 피치에 따라 달라질 수 있다. 일 실시예에 따르면, 도 17에 도시된 바와 같이, 제 1 라인 마스크 패턴들(62)의 선폭(W1)과 제 1 라인 마스크 패턴들(62) 간의 간격(S1)이 실질적으로 동일할 수 있다. 즉, 제 1 라인 마스크 패턴들(62)의 피치는 제 1 라인 마스크 패턴들(62)의 선폭(W1)의 약 2 배일 수 있다. 또한, 일 실시예에 따르면, 제 1 라인 마스크 패턴들(62)의 두께는 제 1 유기 마스크막(50)의 두께의 약 0.1배 내지 0.5배일 수 있다. 예를 들어, 제 1 라인 마스크 패턴들(62)은 제 1 유기 마스크막(50) 상에서 약 300 내지 600Å의 두께를 가질 수 있다.
실시예들에 따르면, 제 1 라인 마스크 패턴들(62)은 제 1 유기 마스크막(50)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 라인 마스크 패턴들(62)은 제 1 유기 마스크막(50)에 대해 약 10:1 이상의 식각 선택비를 갖는 물질로 형성될 수 있다. 이에 따라, 제 1 유기 마스크막(50)을 식각하는 공정에서 제 1 유기 마스크막(50)의 식각 속도가 제 1 라인 마스크 패턴들(62)의 식각 속도보다 빠를 수 있다. 그러므로, 제 1 유기 마스크막(50)을 식각하는 공정이 종료되기 전에, 제 1 라인 마스크 패턴들(62)이 미리 손실되는 것을 방지할 수 있다. 일 실시예에 따르면, 제 1 라인 마스크 패턴들(62)은 SiON, SiO2, Si3N4, SiCN, SiC, 및 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
도 2를 참조하면, 제 1 라인 마스크 패턴들(62)을 식각 마스크로 이용하여 제 1 유기 마스크막(50)에 트렌치들(50T)을 형성한다.
트렌치들(50T)을 형성하는 것은, 제 1 라인 마스크 패턴들(62)을 식각 마스크로 이용하여, 제 1 유기 마스크막(50)의 일부분을 식각하는 것을 포함한다. 트렌치들(50T)을 형성하기 위해 제 1 유기 마스크막(50)을 식각하는 공정은 에치백(etch back) 공정과 같은 이방성 식각 공정이 수행될 수 있다.
일 실시예에 따르면, 제 1 유기 마스크막(50)을 건식 식각하는 공정은 식각 가스의 플라즈마를 발생시켜 플라즈마 분위기에서 식각될 수 있다. 예를 들어, 건식 플라즈마 식각 공정은 ICP(inductively coupled plasma) 방식 또는 이중 주파수 CCP(dual frequency capacitively coupled plasma) 방식의 플라즈마 식각 설비를 이용하여 수행될 수 있다. 이 때, 플로린 계열의 식각 가스를 이용하여, 제 1 유기 마스크막(50)이 식각될 수 있다. 상세하게, 제 1 유기 마스크막(50)을 이방성 식각하는 공정은 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 이용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 또한, 플로린 계열의 식각 가스와 함께 공급되는 O2 - 가스는 식각 공정 중에 발생되는 폴리머 부산물을 제거할 수 있으며, Ar 가스는 캐리어 가스로서 이온 충돌을 발생시킨다.
일 실시예에 따르면, 제 1 유기 마스크막(50)에 트렌치들(50T)을 형성하는 동안, 제 1 라인 마스크 패턴들(62) 상의 제 1 포토레지스트 패턴들(74) 및 제 1 반사 방지 패턴들(72)이 제거될 수 있다. 이와 달리, 제 1 유기 마스크막(50)에 트렌치들(50T)을 형성하기 전에, 제 1 포토레지스트 패턴들(74) 및 제 1 반사 방지 패턴들(72)은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
도 3을 참조하면, 제 1 유기 마스크막(50)에 형성된 트렌치들(50T)을 채우는 제 2 유기 마스크막(82)을 형성한다.
일 실시예에 따르면, 트렌치들(50T)틀 내에 형성된 제 2 유기 마스크막(82)은 라인 형태를 가지며, 서로 평행할 수 있다. 제 2 유기 마스크막(82)은 평면적으로 제 1 라인 마스크 패턴들(62) 사이에 배치될 수 있다. 일 실시예에서, 제 2 유기 마스크막(82)의 양측벽은 트렌치들(50T)의 내벽에 직접 접촉될 수 있다. 즉, 제 2 유기 마스크막(82)의 폭은 트렌치들(50T)의 폭과 실질적으로 동일할 수 있다. 이에 더하여, 제 2 유기 마스크막(82)의 상면은 제 1 라인 마스크 패턴들(62)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 이에 따라, 제 2 유기 마스크막(82)을 형성한 후 하드 마스크막(40) 상에 형성된 마스크 구조물의 높이가 균일할 수 있다.
상세하게, 제 2 유기 마스크막(82)은 스핀-온-코팅(spin on coating) 방법을 이용하여 제 1 라인 마스크 패턴들(62)의 상면들을 덮도록 코팅하고, 제 1 라인 마스크 패턴들(62)의 상면이 노출될 때까지 이방성 식각 공정을 수행함으로써 형성될 수 있다. 스핀-온-코팅(spin on coating) 공정시 제 2 유기 마스크막(82)은 제 1 유기 마스크막(50)에 정의된 트렌치의 깊이보다 두껍게 코팅될 수 있다. 예를 들어, 제 2 유기 마스크막(82)은 제 1 라인 마스크 패턴들(62) 상에서 약 800Å 내지 1000Å의 두께를 가질 수 있다. 스핀-온-코팅 방법을 이용하여 제 2 유기 마스크막(82)을 형성함에 따라, 트렌치들(50T)이 형성된 제 1 유기 마스크막(50)의 프로파일에 영향을 받지 않고 평탄한 상면을 갖는 막이 형성될 수 있다. 나아가, 스핀-온-코팅 공정 후, 제 2 유기 마스크막(82)에 대한 베이크(bake)공정이 수행될 수 있다. 또한, 제 2 유기 마스크막(82)은 스핀-온-코팅 공정 후 제 2 유기 마스크막(82)을 이방성 식각할 때, 제 1 라인 마스크 패턴들에 대해 약 10:1 이상의 식각 선택비를 가질 수 있다. 즉, 제 2 유기 마스크막(82)을 이방성 식각할 때, 제 1 라인 마스크 패턴들(62)은 식각 정지막으로 이용될 수 있다.
일 실시예에 따르면, 제 2 유기 마스크막(82)은 하드 마스크막(40) 및 제 1 라인 마스크 패턴들(62)을 식각하는 공정에서 하드 마스크막(40) 및 제 1 라인 마스크 패턴들(62)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상세하게, 제 2 유기 마스크막(82)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 일 실시예에 따르면, 제 2 유기 마스크막(82)은, 제 2 유기 마스크막(82)을 구성하는 물질의 총 중량을 기준으로 약 80 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다. 일 실시예에 따르면, 제 2 유기 마스크막(82)은 에스오에이치막(SOH; spin on hardmask)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 제 2 유기 마스크막(82)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다.
도 4 및 도 17을 참조하면, 제 1 라인 마스크 패턴들(62)을 가로지르는 제 2 라인 마스크 패턴들(92)을 형성한다.
제 2 라인 마스크 패턴들(92)은 제 2 방향(즉, y축 방향)으로 연장될 수 있으며, 제 1 라인 마스크 패턴들(62) 및 제 2 유기 마스크막(82)을 가로지를 수 있다. 제 2 라인 마스크 패턴들(92)은 제 1 라인 마스크 패턴들(62)의 일부분들 및 제 2 유기 마스크막(82)의 일부분들과 직접 접촉될 수 있다.
도 17을 참조하면, 제 1 및 2 라인 마스크 패턴들(62, 92)은 평면적 관점에서 격자 형태를 가질 수 있다. 즉, 평면적 관점에서, 제 1 및 제 2 라인 마스크 패턴들(62, 92)에 의해 노출되는 제 1 영역들(R1)과, 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 중첩되는 제 2 영역(R2)이 정의될 수 있다. 제 2 라인 마스크 패턴들(92)을 형성한 후, 제 1 영역들(R1)에서 제 2 유기 마스크막(82)의 상부면이 국소적으로 노출될 수 있다. 그리고, 제 2 영역들(R2)에서 제 1 유기 마스크막(50) 상에 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 적층될 수 있다.
일 실시예에 따르면, 도 17에 도시된 바와 같이, 제 2 라인 마스크 패턴들(92)의 피치는 제 1 라인 마스크 패턴들(62)의 피치와 실질적으로 동일할 수 있다. 또한, 제 2 라인 마스크 패턴들(92)의 선폭(W2)이 제 1 라인 마스크 패턴들(62)의 선폭(W1)과 실질적으로 동일할 수 있다. 다른 실시예에 따르면, 도 20에 도시된 바와 같이, 제 2 라인 마스크 패턴들(92)의 피치가 제 1 라인 마스크 패턴들(62)의 피치보다 클 수 있다. 즉, 제 2 라인 마스크 패턴들(92)의 선폭(W2)이 제 1 라인 마스크 패턴들(62)의 선폭(W1)보다 클 수 있다. 이에 더하여, 제 2 라인 마스크 패턴들(92) 사이의 간격(S2)은 도 17 및 도 20에 도시된 바와 같이, 제 2 라인 마스크 패턴들(92)의 폭(W2)과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 제 2 라인 마스크 패턴들(92)은 제 1 라인 마스크 패턴들(62)보다 두껍게 형성될 수 있다. 이와 달리, 제 2 라인 마스크 패턴들(92)은 제 1 라인 마스크 패턴들(62)과 실질적으로 동일한 두께로 형성될 수도 있다. 예를 들어, 제 2 라인 마스크 패턴들(92)은 약 200 내지 400Å의 두께를 가질 수 있다.
일 실시예에 따르면, 제 2 라인 마스크 패턴들(92)은 제 1 및 제 2 유기 마스크막들(50, 82)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 그리고, 일 실시예에서, 제 2 라인 마스크 패턴들(92)은 제 1 라인 마스크 패턴들(62)과 동일한 물질로 형성될 수 있다. 예를 들어, 제 2 라인 마스크 패턴들(92)은 SiON, SiO2, Si3N4, SiCN, 및 폴리실리콘 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
이와 같은 제 2 라인 마스크 패턴들(92)을 형성하는 것은, 제 1 라인 마스크 패턴들(62) 및 제 2 유기 마스크막(82)을 덮는 제 2 마스크층을 형성하는 것, 제 2 마스크층 상에 제 1 라인 마스크 패턴들(62)을 가로지르는 제 2 포토 레지스트 패턴들(78)을 형성하는 것, 제 2 포토 레지스트 패턴들(78)을 식각 마스크로 이용하여 제 2 유기 마스크막(82)이 노출될 때까지 제 2 마스크층을 이방성 식각하는 것을 포함한다. 여기서, 제 2 마스크층과 제 2 포토레지스트 패턴들(78) 사이에 제 2 반사 방지 패턴들(76)이 형성될 수도 있다.
일 실시예에서, 제 2 포토레지스트 패턴들(78)은 제 1 라인 마스크 패턴들(62)을 가로지르는 라인 형태의 패턴들일 수 있다. 제 2 포토레지스트 패턴들(78)의 피치는 제 1 포토레지스트 패턴(74)의 피치와 동일할 수 있다. 이러한 제 2 포토레지스트 패턴들(78)은 제 2 마스크층 상에 레지스트 물질을 도포하여 제 2 포토레지스트층을 형성하고, 제 2 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다
제 2 반사 방지 패턴들(76)은 제 2 마스크층에 대해 식각 선택비를 가지며, 제 2 포토레지스트 패턴들(78)을 형성하기 위한 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 제 2 반사 방지 패턴들(76)은 유기 화합물 또는 무기 화합물로 이루어질 수 있다. 일 실시예에 따르면, 제 2 반사 방지 패턴(76)은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다.
한편, 제 2 라인 마스크 패턴들(92)을 형성한 후, 제 2 포토레지스트 패턴들(78) 및 제 2 반사 방지 패턴들(76)을 제거하는 공정이 수행될 수 있다. 이와 달리, 제 2 포토레지스트 패턴들(78) 및 제 2 반사 방지 패턴들(76)은 이어서 수행되는 제 2 유기 마스크막(82)의 식각 공정 동안에 제거될 수 있다.
이어서, 제 1 및 제 2 라인 마스크 패턴들(62, 92)을 식각 마스크로 이용하여 제 1 및 제 2 유기 마스크막들(50, 82)을 식각한다.
실시예들에 따르면, 제 1 및 2 유기 마스크막들(50, 82)을 식각하는 공정은 에치백(etch back) 공정과 같은 이방성 식각 공정이 수행될 수 있다. 이 때, 플로린 계열의 식각 가스를 이용하여, 탄소를 주성분으로 하는 제 1 및 2 유기 마스크막들(50, 82)을 식각할 수 있다. 상세하게, 제 1 및 2 유기 마스크막들(50, 82)을 이방성 식각하는 동안, 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 이용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 또한, 플로린 계열의 식각 가스와 함께 공급되는 O2 - 가스는 식각 공정 중에 발생되는 폴리머 부산물을 제거할 수 있으며, Ar 가스는 캐리어 가스로서 이온 충돌을 발생시킬 수 있다.
이에 더하여, 제 1 및 2 유기 마스크막들(50, 82)을 식각하는 공정에서, 제 1 및 제 2 라인 마스크 패턴들(62, 92)은 제 1 및 제 2 유기 마스크막들(50, 82)에 대해 약 10:1 이상의 높은 식각 선택비를 가지므로, 하드 마스크막(40)의 상부면이 노출될 때까지 제 1 및 제 2 라인 마스크 패턴들(62, 92은 제 1 및 제 2 유기 마스크막들(50, 82) 상에 잔류할 수 있다.
이와 같이, 제 1 및 제 2 라인 마스크 패턴들(62, 92)을 이용하여 제 1 및 제 2 유기 마스크막들(50, 82)을 이방성 식각함에 따라, 도 5에 도시된 바와 같이, 제 2 유기 마스크 패턴들(84)과, 오프닝들을 갖는 제 1 유기 마스크 패턴(52)이 형성될 수 있다.
제 2 유기 마스크 패턴들(84)은 제 1 유기 마스크 패턴(52) 상에 형성될 수 있다. 제 2 유기 마스크 패턴들(84)은 오프닝들에 노출되는 제 1 측벽들과, 제 1 유기 마스크 패턴(52)과 접촉되는 제 2 측벽들을 가질 수 있다. 제 1 방향(즉, x축 방향)에서 제 2 유기 마스크 패턴들(84) 간의 간격은 제 2 라인 마스크 패턴들(92) 간의 간격과 실질적으로 동일할 수 있으며, 제 2 방향(즉, y축 방향)에서 제 2 유기 마스크 패턴들(84) 간의 간격은 제 1 라인 마스크 패턴들(62) 간의 간격과 실질적으로 동일할 수 있다.
제 1 유기 마스크 패턴(52)의 오프닝들은 제 1 및 제 2 라인 마스크 패턴들(62, 92)에 의해 노출되는 제 1 영역들에 형성될 수 있다. 오프닝들은 하드 마스크막(40)의 상부면을 노출시킬 수 있다. 보다 상세하게, 제 1 유기 마스크 패턴(52)은 제 1 방향(x축 방향)으로 연장되는 라인 형태를 갖는 제 1 부분들(52a)과, 제 1 부분들(52a) 사이에서 서로 이격된 제 2 부분들(52b)을 포함한다. 여기서, 제 1 부분들(52a)의 높이와 제 2 부분들(52b)의 높이가 다를 수 있다. 즉, 제 1 유기 마스크 패턴(52)에서 제 1 부분(52a)의 상면은 제 2 부분(52b)의 상면보다 위에 위치할 수 있다. 다시 말해, 제 1 유기 마스크 패턴(52)은 제 1 부분(52a)과 제 2 부분(52b) 사이에 높이 차를 가질 수 있다. 이와 같은 제 1 유기 마스크 패턴(52)은 평면적 관점에서 격자 형태를 가질 수 있다.
또한, 제 1 유기 마스크 패턴(52)의 제 2 부분들(52b) 상에 제 2 유기 마스크 패턴들(84)이 위치 할 수 있다. 여기서, 제 2 유기 마스크 패턴들(84)의 높이는 제 1 부분들(52a)과 제 2 부분들(52b) 간의 높이 차보다 클 수 있다. 이에 따라, 제 2 유기 마스크 패턴들(84)의 상면이 제 1 유기 마스크 패턴(52)의 제 1 부분(52a)의 상면보다 위에 위치할 수 있다. 일 실시예에서, 제 2 유기 마스크 패턴들(84)의 상면들은 제 1 라인 마스크 패턴들(62)의 상면들과 실질적으로 공면을 이룰 수 있다.
이 실시예에서, 제 1 및 제 2 라인 마스크 패턴들(62, 92)을 식각 마스크로 이용하여 형성된 제 1 및 제 2 유기 마스크 패턴들(52, 84)은, 하드 마스크막(50)에 제 1 홀들을 형성하는 후속 공정에서, 식각 마스크로 이용될 수 있다.
도 6을 참조하면, 제 1 및 제 2 라인 마스크 패턴들(62, 92)에 대한 전면 이방성 식각 공정을 수행하여, 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 중첩되는 제 2 영역에 로컬 마스크 패턴들(64)을 형성한다.
보다 상세하게, 제 1 및 제 2 라인 마스크 패턴들(62, 92)에 대한 전면 에치백(etch-back) 공정이 수행될 수 있다. 에치백 공정은 제 1 유기 마스크 패턴(52)의 상부면이 노출될 때까지 수행될 수 있다. 여기서, 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 중첩되는 영역과, 중첩되지 않는 영역에서 마스크 패턴들의 두께 차이에 의해 로컬 마스크 패턴들(64)이 형성될 수 있다. 로컬 마스크 패턴들(64)은 제 2 유기 마스크 패턴들(84) 사이의 제 1 유기 마스크 패턴(52) 상에 형성될 수 있다.
일 실시예에 따르면, 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 동일한 물질로 형성되고, 실질적으로 동일한 두께를 갖는 경우, 제 2 라인 마스크 패턴들(92)은 모두 제거되고, 제 2 유기 마스크 패턴들(84) 사이의 제 1 유기 마스크 패턴(52) 상에 제 1 라인 마스크 패턴들(62)의 일부분들로 이루어진 로컬 마스크 패턴들(64)이 형성될 수 있다.
다른 실시예에서, 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 동일한 물질로 형성되고, 제 2 라인 마스크 패턴(92)이 제 1 라인 마스크 패턴(62)보다 두꺼울 경우, 제 2 유기 마스크 패턴들(84) 사이의 제 1 유기 마스크 패턴(52) 상에 제 1 및 제 2 라인 마스크 패턴들(62, 92)의 일부분들로 이루어진 로컬 마스크 패턴들(64)이 형성될 수 있다.
이에 더하여, 제 1 및 제 2 라인 마스크 패턴들(62, 92)에 대한 에치백 공정시, 제 1 유기 마스크 패턴(52)의 오프닝들에 노출되는 하드 마스크막(40)의 일부가 식각될 수도 있다.
한편, 다른 실시예에 따르면, 로컬 마스크 패턴들(64)을 형성하는 것은, 하드 마스크막(42)에 제 1 홀들(41, H1)을 형성한 후에 수행될 수도 있다. 즉, 제 1 및 제 2 라인 마스크 패턴들(62, 92)을 식각 마스크로 이용하여 하드 마스크막(42)에 제 1 홀들(41, H1)을 형성할 수 있다.
도 7 및 도 18을 참조하면, 제 1 및 제 2 유기 마스크 패턴들(52, 84)을 식각 마스크로 이용하여 하드 마스크막(42)을 식각함으로써, 하드 마스크막(42)에 제 1 홀들(41, H1) 형성한다. 이 때, 제 1 유기 마스크 패턴(52)의 제 1 부분들(52a)이 제 1 방향으로 연장되는 제 1 라인 마스크 패턴들로 이용될 수 있으며, 제 1 유기 마스크 패턴(52)의 제 2 부분들(52b)과 제 2 유기 마스크 패턴들(84)이 제 2 방향으로 연장되는 제 2 라인 마스크 패턴들로 이용될 수 있다.
하드 마스크막(42)에 대한 이방성 식각 공정에서, 로컬 마스크 패턴들(64)은 하드 마스크막(42)에 대해 식각 선택성을 가지므로, 식각 정지막(30)의 상면이 노출될 때까지 제 1 유기 마스크 패턴(52) 상에 잔류할 수 있다. 한편, 하드 마스크막(42)에 대한 이방성 식각 공정시, 로컬 마스크 패턴들(64)의 두께가 감소될 수도 있다.
실시예들에 따르면, 제 1 홀들(41, H1)은 도 18에 도시된 바와 같이, 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 노출되는 제 1 영역에 형성될 수 있다. 제 1 홀들(41, H1)은 제 1 방향(즉, x축 방향)에서 제 1 라인 마스크 패턴들(62)의 피치에 해당하는 간격으로 이격되어 형성될 수 있다. 그리고, 제 1 홀들(41, H1)은 제 2 방향(즉, y축 방향)에서 제 2 라인 마스크 패턴들(92)의 피치에 해당하는 균일한 간격으로 배치될 수 있다. 일 실시예에 따르면, 도 18에 도시된 바와 같이, 제 1 방향에서 제 1 홀들(41, H1) 간의 간격과 제 2 방향에서 제 1 홀들(41, H1) 간의 간격이 실질적으로 동일할 수 있다. 이와 달리, 도 20를 참조하면, 제 1 방향에서 제 1 홀들(41, H1) 간의 간격이 제 2 방향에서 제 1 홀들(41, H1) 간의 간격보다 클 수 있으며, 이와 반대일 수도 있다.
도 8을 참조하면, 로컬 마스크 패턴들(64)을 식각 마스크로 이용하여 제 1 및 제 2 유기 마스크 패턴들(52, 84)을 이방성 식각한다. 이방성 식각 공정은 제 1 홀들(41)을 갖는 하드 마스크막(42)의 상면이 노출될 때까지 수행될 수 있다. 이 때, 플로린 계열의 식각 가스를 이용하여, 탄소를 주성분으로 하는 제 1 및 2 유기 마스크 패턴들(52, 84)을 식각할 수 있다.
이방성 식각 공정에 의해 제 2 유기 마스크 패턴들(84)은 완전히 제거될 수 있으며, 로컬 마스크 패턴들(64)에 노출된 제 1 유기 마스크 패턴(52)이 식각될 수 있다. 이에 따라, 로컬 마스크 패턴들(64) 아래에 잔류하는 제 1 유기 마스크 패턴으로 이루어진 로컬 유기 마스크 패턴들(54)이 형성될 수 있다. 즉, 로컬 유기 마스크 패턴들(54)은 도 17에 도시된 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 중첩되는 제 2 영역들(R2)에 형성될 수 있다.
제 1 및 제 2 유기 마스크 패턴들(52, 84)을 이방성 식각할 때, 식각 정지막(30)은 제 1 및 제 2 유기 마스크 패턴들(52, 84)에 대해 식각 선택성을 가지므로, 하드 마스크막(42)에 형성된 제 1 홀들(41) 아래의 하부막(20)이 노출되는 것이 방지될 수 있다.
이와 같이, 제 1 홀들(41)을 갖는 하드 마스크막(42), 로컬 마스크 패턴들(64), 및 로컬 유기 마스크 패턴들(54)을 형성한 후, 하부막(20)의 상면에 형성된 구조물들의 높이는 제 2 영역들에서 가장 높고 제 1 영역들에서 가장 낮을 수 있다.
도 9를 참조하면, 하드 마스크막(42)의 제 1 홀들(41) 및 로컬 유기 마스크 패턴들(54) 사이를 채우는 희생막(95)을 형성한다.
희생막(95)은 증착 방법 또는 스핀-온-코팅 방법을 이용하여 로컬 마스크 패턴들(64)의 상면들을 덮도록 형성한 후, 평탄화 공정을 수행하여 로컬 마스크 패턴들(64)의 상면들을 노출시킴으로써 형성될 수 있다. 실시예들에서, 희생막(95)의 두께는 로컬 마스크 패턴들(64)의 두께 및 하드 마스크막(42)의 두께의 합보다 클 수 있다.
일 실시예에서, 희생막(95)의 상면은 로컬 마스크 패턴들(64)의 상면들과 공면을 이룰 수 있다. 이와 달리, 희생막(95)에 대한 평탄화 공정은 로컬 유기 마스크 패턴들(54)의 상면을 노출시키도록 수행될 수도 있다. 이러한 경우, 희생막(95)의 상면은 로컬 유기 마스크 패턴들(54)의 상면들과 공면을 이룰 수 있다.
실시예들에 따르면, 희생막(95)은 로컬 마스크 패턴들(64) 및 로컬 유기 마스크 패턴들(54)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 로컬 유기 마스크 패턴들(54)이 SOH 막 또는 ACL막과 같이 탄소를 주성분으로 하는 물질로 형성된 경우, 희생막(95)은 상온에서 수행되는 증착 방법을 이용하여 형성된 실리콘 산화막일 수 있다. 예를 들어, 희생막(95)은 상온에서 수행되는 원자층 증착(ALD) 공정을 이용하여 형성된 실리콘 산화막일 수 있다. 이와 같이 상온 ALD 공정을 이용하여 희생막(95)을 형성함으로써, 희생막(95) 형성 공정시 탄소 함량이 높은 로컬 유기 마스크 패턴들(54)이 고온에서 손상되는 것을 방지할 수 있다.
다른 실시예에 따르면, 희생막(95)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
도 10 참조하면, 희생막(95) 내에 매립된 로컬 마스크 패턴들(64) 및 로컬 유기 마스크 패턴들(54)을 제거한다. 이에 따라, 희생막(95)은 제 1 홀들(41)을 갖는 하드 마스크막(42)의 상면을 국소적으로 노출시키는 오프닝들을 가질 수 있다. 로컬 마스크 패턴들(64) 및 로컬 유기 마스크 패턴들(54)은 습식 및/또는 건식 식각 공정에 의해 선택적으로 제거될 수 있다. 희생막(95)에 형성된 오프닝들은 도 17을 참조하여 설명한 제 2 영역들에 해당하는 위치에 형성될 수 있다.
도 11 및 도 19을 참조하면, 희생막(95)의 오프닝들에 노출된 하드 마스크막(42)을 이방성 식각하여 하드 마스크막(42)에 제 2 홀들(43)을 형성한다.
제 2 홀들(43, H2)은 도 19에 도시된 바와 같이, 하드 마스크막(42)에 먼저 형성된 제 1 홀들(41, H1)에 대해 사선(diagonal) 방향에 형성될 수 있다. 하드 마스크막(42)에 형성된 제 1 및 제 2 홀들(41, 43, H2, H1)은 평면적 관점에서 지그재그(zigzag) 형태로 배열될 수 있다.
보다 상세하게, 제 2 홀들(43, H2)은 도 17에 도시된 제 1 및 제 2 라인 마스크 패턴들(62, 92)이 중첩되는 제 2 영역들(R2)에 형성될 수 있다. 제 2 홀들(43, H2)은 제 1 방향(즉, x축 방향)에서 제 1 라인 마스크 패턴들(62)의 피치에 해당하는 간격으로 이격되어 형성될 수 있다. 그리고, 제 1 홀들(41, H1)은 제 2 방향(즉, y축 방향)에서 제 2 라인 마스크 패턴들(92)의 피치에 해당하는 균일한 간격으로 배치될 수 있다. 또한, 제 2 홀들(43, H2)은 제 1 방향으로 인접하는 제 1 홀들(41, H1) 사이와, 제 2 방향으로 인접하는 제 2 홀들(43, H2) 사이에 형성될 수 있다. 그리고, 실시예들에서 인접하는 제 1 홀(41, H1)과 제 2 홀(42, H2)의 중심간 거리들은 실질적으로 동일 할 수 있다.
일 실시예에 따르면, 도 19에 도시된 바와 같이, 제 1 방향에서 제 1 홀들(41, H1) 간의 간격과 제 2 방향에서 제 2 홀들(43, H2) 간의 간격이 실질적으로 동일할 수 있다. 이와 달리, 도 20를 참조하면, 제 1 방향에서 제 1 홀들(41, H1) 간의 간격이 제 2 방향에서 제 2 홀들(43, H2) 간의 간격보다 클 수 있으며, 이와 반대일 수도 있다.
이와 같이, 제 2 홀들(43)을 형성한 후, 하드 마스크 패턴(44) 상의 희생막(95)은 제거될 수 있다. 희생막(95)을 제거하는 것은, 하드 마스크 패턴(44) 및 식각 정지막(30)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 예를 들어, 희생막(95)을 제거하기 위해 습식 식각 공정이 이용될 수 있으며, 습식 식각 공정시 식각 정지막(30)에 의해 하부막이 노출되는 것이 방지될 수 있다. 일 실시예에서, 희생막(95)이 실리콘 산화막으로 이루어진 경우, LAL(Limulus amoebocyte lysate) 용액을 이용한 습식 식각 공정이 수행될 수 있다.
도 12를 참조하면, 하드 마스크 패턴(44)의 제 1 및 제 2 홀들(41, 43) 내벽에 스페이서(45)가 형성될 수 있다.
상세하게, 스페이서는 제 1 및 제 2 홀들(41, 43)의 내벽을 컨포말하게 덮는 스페이서막을 형성한 후, 식각 정지막(30)의 상면이 노출되도록 에치 백 공정을 수행하여 형성될 수 있다. 스페이서막은 화학기상증착(CVD) 또는 원자층 증착(ALD) 기술들과 같은 증착 방법을 이용하여 형성될 수 있으며, 하드 마스크막(42)에 형성된 제 1 및 제 2 홀들(41, 43)의 폭의 절반 이하의 두께로 증착될 수 있다. 또한, 스페이서(45)는 하부막(20), 식각 정지막(30), 및 하드 마스크 패턴에(44) 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 스페이서(45)는 SiON, SiO2, Si3N4, SiCN, SiC, 및 폴리실리콘 중에서 선택된 물질로 형성될 수 있다. 한편, 다른 실시예에 따르면, 스페이서 형성 공정은 생략될 수도 있다.
한편, 도 13 및 도 14에 도시된 실시예에 따르면, 도 10에 도시된 것처럼, 오프닝들을 갖는 희생막(95)을 형성한 후, 오프닝들 내벽에 스페이서(97)가 형성될 수 있다.
상세하게, 희생막(95)에 오프닝들을 형성한 후, 오프닝들의 내벽을 컨포말하게 덮는 스페이서막을 형성한다. 여기서, 스페이서막은 하드 마스크막(42) 및 희생막(95)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 스페이서막은 예를 들어, SiON, SiO2, Si3N4, SiCN, SiC, 및 폴리실리콘 중에서 선택된 물질로 형성될 수 있다. 스페이서막은 화학기상증착(CVD) 또는 원자층 증착(ALD) 기술들과 같은 증착 방법을 이용하여 형성될 수 있으며, 희생막(95)에 형성된 오프닝들의 폭의 절반 이하의 두께로 증착될 수 있다. 이어서, 하드 마스크막(42)의 상면이 노출되도록 스페이서막에 대한 이방성 식각 공정을 수행함으로써 오프닝들의 내벽에 스페이서(97)가 형성될 수 있다. 스페이서(97)를 형성함에 따라, 오프닝에 제 1 홀들(41)이 노출되는 것을 방지할 수 있다.
이후, 스페이서(97)가 형성된 오프닝들에 노출되는 하드 마스크막(42)을 이방성 식각함으로써, 도 14에 도시된 바와 같이, 제 2 홀들(43)을 갖는 하드 마스크 패턴(44)이 형성될 수 있다. 스페이서(97)에 의해 제 2 홀들(43)과 제 1 홀들(41) 사이에서 하드 마스크막이 잔류할 수 있다. 또한, 제 2 홀들(43)의 직경이 제 1 홀들(41)의 직경보다 작아질 수 있다.
이와 같이 본 발명의 실시예들에 따라 형성된 제 1 및 제 2 홀들(41, 43)을 갖는 하드 마스크 패턴(44)은 식각 마스크로 사용될 수 있다. 즉, 도 15를 참조하면, 제 1 및 제 2 홀들(41, 43)을 갖는 하드 마스크 패턴(44)을 식각 마스크로 이용하여 식각 정지막(30) 및 하부막(20)을 이방성 식각한다. 즉, 하드 마스크 패턴(44)에 형성된 제 1 및 제 2 홀들(41, 43)이 하부막으로 전사되어, 지그재그 형태로 배열된 하부 홀들(21, 23)이 하부막(20)에 형성될 수 있다. 하부막(20)에 형성된 하부 홀들(21, 23)은 기판(10)을 노출시킬 수 있다.
보다 상세하게, 하부 홀들(21, 23)은 하드 마스크 패턴(도 12의 44 참조)에 형성된 제 1 및 제 2 홀들(41, 43)과 마찬가지로, 제 1 방향 및 제 2 방향으로 일정 간격 이격되어 배열되는 제 1 하부 홀들(21)과, 제 1 하부 홀들(21)에 대해 사선 방향에 배치되는 제 2 하부 홀들(23)을 포함할 수 있다. 즉, 제 1 하부 홀들(21)과 제 2 하부 홀들(23)은 평면적 관점에서 지그재그 형태로 배치될 수 있다. 또한, 인접하는 제 1 및 제 2 하부 홀들(21, 23) 간의 거리는 실질적으로 동일하게 형성될 수 있다.
한편, 도 12에 도시된 것처럼, 제 1 및 제 2 홀들(41, 43) 내벽에 스페이서(45)가 형성된 하드 마스크 패턴(44)을 식각 마스크로 이용하여 하부막(20)에 하부 홀들(21, 23)을 형성할 수 있다. 이러한 경우, 하부막(20)에 대한 이방성 식각 공정시 제 1 하부 홀들(21)과 제 2 하부 홀들(23)이 연결되는 것을 방지할 수 있다. 다시 말해, 제 1 하부 홀들(21)과 제 2 하부 홀들(23) 사이에 하부막(20) 일부가 잔류될 수 있다.
도 16을 참조하면, 하부막(20)의 제 1 및 제 2 하부 홀들 내에 미세 패턴들(P1, P2)을 형성한다.
미세 패턴들(P1, P2)을 형성하는 것은, 하부막(20)에 형성된 제 1 및 제 2 하부 홀들을 채우는 충전막을 형성한 후, 충전막에 대한 평탄화 공정을 수행함으로써 형성될 수 있다. 미세 패턴들(P1, P2)은 하부막(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 도전 물질, 반도체 물질 또는 절연 물질일 수 있다. 실시예들에 따라, 미세 패턴들(P1, P2)을 형성한 후, 하부막(20)이 제거되거나 잔류할 수 있다.
도 19에 도시된 제 1 및 제 2 하부 홀들(H1, H2)의 배치 관계처럼, 제 1 및 제 2 미세 패턴들(P1, P2), 또한, 기판(10) 상에 지그재그 형태로 배열될 수 있다. 미세 패턴들(P1, P2)은 제 1 하부 홀(H1)들 내에 형성된 제 1 미세 패턴들(P1)과, 제 2 하부 홀들(H2) 내에 형성된 제 2 미세 패턴들(P2)로 구분될 수 있다.
보다 상세하게, 제 1 및 제 2 미세 패턴들(P1, P2)은 제 1 방향(즉, x축 방향) 및 이에 직교하는 제 2 방향(즉, y축 방향)을 따라 2차원적으로 배열될 수 있다. 여기서, 제 1 미세 패턴들(P1)은 제 2 방향에서의 간격이 제 1 방향에서의 간격보다 크게 배치될 수 있다. 또한, 제 2 미세 패턴들(P2)도 제 2 방향에서의 간격이 제 1 방향에서의 간격보다 크게 배치되되, 제 1 미세 패턴들(P1)에 대해 사선 방향에 배치된다. 이와 같이 배치된 제 1 및 제 2 미세 패턴들(P1, P2) 평면적 관점에서(in plan view) 인접하는 제 1 미세 패턴(P1)과 제 2 미세 패턴(P2)의 중심 간 거리는 실질적으로 동일하게 형성될 수 있다. 또한, 제 1 방향에서 제 1 및 제 2 미세 패턴들(P1, P2)의 폭은 제 2 방향에서의 폭과 실질적으로 동일할 수 있다. 이와 달리 도 20에 도시된 것처럼, 제 1 방향에서 제 1 및 제 2 미세 패턴들(P1, P2)의 폭보다 제 2 방향에서의 폭이 클 수 있다.
도 21 내지 도 27은 본 발명의 또 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 21을 참조하면, 도 1을 참조하여 설명한 것처럼, 기판(10) 상에 하부막(20), 식각 정지막(30), 및 하드 마스크막(40)이 차례로 적층될 수 있다.
이 실시예에 따르면, 하드 마스크막(40) 상에 제 1 라인 마스크 패턴들(62)이 형성될 수 있다. 제 1 라인 마스크 패턴들(62)을 형성하는 것은, 하드마스크막 상면에 제 1 마스크층을 형성하는 것, 제 1 마스크층 상에 라인 앤드 스페이스 형태의 제 1 포토레지스트 패턴들(도 1의 72 참조)을 형성하는 것, 및 제 1 포토레지스트 패턴들(도 1의 72 참조)을 식각마스크로 이용하여 하드 마스크막(40)이 노출될 때까지 제 1 마스크층을 이방성 식각하는 것을 포함한다.
제 1 라인 마스크 패턴들(62)은 일정한 간격으로 이격되어 배열되며, 하드 마스크막(40)의 상면을 노출시킬 수 있다. 여기서, 제 1 라인 마스크 패턴들(62)은 하드 마스크막(40)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 라인 마스크 패턴들(62)은 SiON, SiO2, Si3N4, SiCN, 및 폴리실리콘 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
또한, 제 1 라인 마스크 패턴들(62)은 도 17을 참조하여 설명한 것처럼 제 1 방향(즉, x축 방향)으로 연장되며, 제 1 라인 마스크 패턴들(62)의 선폭(W1)과 제 1 라인 마스크 패턴들(62) 간의 간격(S1)이 실질적으로 동일할 수 있다.
도 22를 참조하면, 제 1 라인 마스크 패턴들(62)을 가로지르는 제 2 라인 마스크 패턴들(93)이 형성될 수 있다.
이 실시예에서, 제 2 라인 마스크 패턴들(93)을 형성하는 것은, 제 1 라인 마스크 패턴들(62) 상에 제 1 라인 마스크 패턴들(62) 사이를 채우는 제 2 마스크층을 형성하는 것, 제 2 마스크층 상에 제 1 라인 마스크 패턴들(62)을 가로지르는 제 2 포토 레지스트 패턴들(78)을 형성하는 것, 제 2 포토 레지스트 패턴들(78)을 식각 마스크로 이용하여 하드 마스크막(40)이 노출될 때까지 제 2 마스크층을 이방성 식각하는 것을 포함한다. 나아가, 제 2 포토레지스트 패턴들(78)과 제 2 라인 마스크 패턴들(93) 사이에 제 2 반사 방지 패턴들(76)이 형성될 수 있다.
이 실시예에서 제 2 라인 마스크 패턴들(93)은 제 1 라인 마스크 패턴들(62)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 2 라인 마스크 패턴들(93)은 SiON, SiO2, Si3N4, SiCN, 및 폴리실리콘 중에서 선택되는 어느 하나의 물질로 이루어지되, 제 1 라인 마스크 패턴들(62)과 다른 물질로 형성될 수 있다. 일 실시예에 따르면, 제 1 라인 마스크 패턴들(62)은 실리콘 질화막으로 형성되고, 제 2 라인 마스크 패턴들(93)은 실리콘 산화막으로 형성될 수 있다. 또한, 제 2 라인 마스크 패턴들(93)은 제 1 라인 마스크 패턴들(62)의 상면들에서와 제 1 라인 마스크 패턴들(62) 사이에서의 두께가 다를 수 있다.
제 2 라인 마스크 패턴들(93)을 형성함에 따라, 도 17을 참조하여 설명한 것처럼, 하부막(20) 상에 제 1 및 제 2 라인 마스크 패턴들(62, 93)에 의해 노출되는 제 1 영역들(R1)과, 제 1 및 제 2 라인 마스크 패턴들(62, 93)이 중첩되는 제 2 영역(R2)이 하부막(20) 상에 정의될 수 있다. 상세하게, 제 1 영역들(R1)에서 하드 마스크막(40)의 상면이 국소적으로 노출될 수 있으며, 제 2 영역들(R2)에서 제 1 라인 마스크 패턴들(62) 상에 제 2 라인 마스크 패턴들(93)이 위치할 수 있다.
제 2 라인 마스크 패턴들(93)을 형성한 후, 제 2 포토레지스트 패턴들(78) 및 제 2 반사 방지 패턴들(76)을 제거하는 공정이 수행될 수 있다.
도 23을 참조하면, 제 1 및 제 2 라인 마스크 패턴들(62, 93)을 식각 마스크로 이용하여 제 1 홀들(41)을 갖는 하드 마스크막(42)을 형성한다. 즉, 도 17 및 도 18을 참조하여 설명한 것처럼, 제 1 및 제 2 라인 마스크 패턴들(62, 93)에 의해 노출되는 제 1 영역들의 하드 마스크막(40)을 이방성 식각하여, 식각 정지막(30)을 노출시키는 제 1 홀들(41)이 형성될 수 있다. 이 때, 하드 마스크막(40)을 이방성 식각하는 공정은, 제 1 및 제 2 라인 마스크 패턴들(62, 93)에 대한 식각 선택성을 갖는 식각 레서피가 사용될 수 있다.
도 24를 참조하면, 제 2 라인 마스크 패턴들(93)을 식각 마스크로 이용하여 제 1 라인 마스크 패턴들(62)을 이방성 식각한다. 이에 따라, 제 1 라인 마스크 패턴들(62) 사이에서 하드 마스크막(42)의 상부면이 노출될 수 있다. 또한, 도 6을 참조하여 설명한 것처럼, 제 1 라인 마스크 패턴들(62)과 제 2 라인 마스크 패턴들(93)이 중첩되는 제 2 영역들에 제 1 라인 마스크 패턴들(62)의 일부분으로 이루어진 로컬 마스크 패턴들(64)이 형성될 수 있다.
이 실시예에 따르면, 제 1 라인 마스크 패턴들(62)을 이방성 식각 공정은 하드 마스크막(40), 및 식각 정지막(30)에 대한 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 이에 따라, 제 1 라인 마스크 패턴들(62)에 대한 이방성 식각 공정 동안 하부막(20)이 노출되는 것이 방지될 수 있다.
이어서, 제 1 홀들(41)을 갖는 하드 마스크막(40) 상에서 제 2 라인 마스크 패턴들(93)을 제거한다. 제 2 라인 마스크 패턴들(93)은 습식 식각 공정 또는 건식 식각 공정에 의해 제거될 수 있다. 제 2 라인 마스크 패턴들(93)은 하드 마스크막(42), 로컬 마스크 패턴들(64), 및 식각 정지막(30)에 대해 식각 선택성을 가지므로, 제 2 라인 마스크 패턴들(93)을 제거함에 따라, 도 25에 도시된 바와 같이, 제 1 라인 마스크 패턴들(62)과 제 2 라인 마스크 패턴들(93)이 중첩되는 제 2 영역들에서, 하드 마스크막(42) 상에 국소적으로 로컬 마스크 패턴들(64)이 잔류할 수 있다.
이와 같이, 로컬 마스크 패턴들(64)을 형성한 후, 하부막(20)의 상면에 형성된 구조물들의 높이는 제 2 영역들에서 가장 높고 제 1 영역들에서 가장 낮을 수 있다.
도 26을 참조하면, 도 9를 참조하여 설명한 것처럼, 제 1 홀들과 로컬 마스크 패턴들(64) 사이를 채우는 희생막(95)을 형성한다. 희생막(95)은 로컬 마스크 패턴들(64)의 상면들과 공면을 이룰 수 있다. 이 실시예에서, 희생막(95)은 하드 마스크막(42) 및 로컬 마스크 패턴들(64)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생막(95)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 결정질 실리콘막, 비정질 실리콘막, SOH 막, 및 ACL막 중에서 선택되는 물질로 형성될 수 있다.
도 27을 참조하면, 도 10을 참조하여 설명한 것처럼, 희생막(95) 내에 매립된 로컬 마스크 패턴들(64)을 제거하여, 하드 마스크막(40)의 상면을 국소적으로 노출시키는 오프닝들을 형성한다. 희생막(95)에 형성된 오프닝들은 도 17을 참조하여 설명한 제 2 영역들에 해당하는 위치에 형성될 수 있다.
이후, 도 11을 참조하여 설명한 것처럼, 희생막(95)의 오프닝들에 노출된 하드 마스크막(도 11의 42 참조)을 이방성 식각하여, 제 2 홀들(도 11의 43 참조)을 형성한다. 이에 따라, 제 1 및 제 2 홀들(41, 43)을 갖는 하드 마스크 패턴(도 11의 44 참조)이 형성될 수 있다.
이하, 본 발명의 실시예들에 따른 미세 패턴의 형성 방법을 이용한 반도체 소자의 제조 방법에 대해 설명한다. 본 명세서에서 언급하는 반도체 소자는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase change RAM), RRAM(Resistance RAM), MRAM(Magnetic RAM), FRAM(Ferroelectric RAM) 및 플래시(Flash) 메모리 등의 고집적 반도체 메모리 소자, MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서 등을 포함한다. 또한, 반도체 소자는 동일 종류의 반도체 소자로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 반도체 소자들로 구성된 SOC(System On Chip)와 같은 단일 칩 데이터 처리 소자일 수도 있다.
이하, 도 28 및 도 29를 참조하여, 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 메모리 소자에 대해 설명한다. 도 28은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 메모리 소자의 평면도이다. 도 29는 도 28의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 28 및 도 29를 참조하면, 반도체 메모리 소자는 서로 직교하는 워드 라인들(WL) 및 비트 라인들(BL)을 포함하며, 워드 라인들(WL)과 비트 라인들(BL)의 교차점들 각각에 메모리 셀들을 포함한다. 일 실시예에 따르면, 메모리 셀들 각각은 하부 전극(151A, 151B), 상부 전극(155) 및 이들 사이의 유전막(153)을 포함하는 캐패시터(150)를 포함할 수 있다.
보다 상세하게, 반도체 기판(100)에는 활성 영역들(ACT)을 정의하는 소자 분리막(101)이 형성된다. 여기서, 활성 영역들(ACT)은 바(bar) 형태일 수 있으며, 활성 영역들(ACT)의 장축이 워드 라인들(WL) 및 비트 라인들(BL)에 대해 대각선 방향으로 배치될 수 있다.
워드 라인들(WL)은 활성 영역들(ACT)을 가로질러 배치될 수 있다. 일 실시예에서, 워드 라인들(WL)은 반도체 기판(100)의 표면으로부터 소정 깊이 리세스된 리세스 영역 내에 게이트 절연막(110)을 개재하여 형성될 수 있다. 또한, 워드 라인들(WL)의 상면이 반도체 기판(100)의 상면보다 낮은 레벨에 위치할 수 있으며, 워드 라인(WL)이 형성된 리세스 영역 내에 절연 물질이 채워질 수 있다.
워드 라인들(WL) 양측의 활성 영역들(ACT)에는 소오스 및 드레인 영역들(103)이 형성될 수 있다. 소오스 및 드레인 영역들(103)은 불순물이 도핑된 불순물 영역일 수 있다.
이와 같이, 워드 라인들(WL) 및 소오스 및 드레인 영역들(103)을 형성함에 따라 반도체 기판(100)에는 복수개의 모스 트랜지스터들이 형성될 수 있다.
비트 라인들(BL)은 반도체 기판(100) 상에서 워드 라인들(WL)을 가로질러 배치될 수 있다. 비트 라인들(BL)과 반도체 기판(100) 사이에 층간 절연막(120)이 개재될 수 있으며, 층간 절연막(120)에 소오스 및 드레인 영역들(103)과 비트 라인(BL)을 전기적으로 연결하는 비트라인 콘택 플러그들(DC)이 형성될 수 있다.
비트 라인들(BL)을 덮는 상부 층간 절연막(130)에는 데이터 저장 요소와 소오스 및 드레인 영역들(103)을 전기적으로 연결하는 콘택 플러그들(BC)이 형성될 수 있다. 일 실시예에 따르면, 콘택 플러그들(BC)은 비트 라인(BL) 양측의 활성 영역(ACT) 상에 배치돌 수 있다.
콘택 플러그들(BC)은 상부 층간 절연막(120)에 소오스 및 드레인 영역들(103)을 노출시키는 콘택 홀들을 형성하고, 상에 콘택 홀을 채우는 도전막을 증착하고, 도전막을 평탄화함으로써 형성될 수 있다. 콘택 플러그(BC)는 불순물이 도핑된 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
일 실시예에서, 각각의 콘택 플러그들(BC) 상에 콘택 패드들(142)이 형성될 수 있다. 콘택 패드들(142)은 상부 층간 절연막(130) 상에 2차원적으로 배열되되, 콘택 패드들(142)은 그 위에 형성되는 캐패시터(150)의 하부 전극(151A, 151B)과 콘택 플러그들(BC) 간의 접촉 면적을 증가시킬 수 있다. 상세하게, 콘택 패드들(142)은 비트 라인(BL)을 사이에 두고 이웃하는 두 콘택 패드들(142)이 서로 반대 방향으로 확장된 형상을 가질 수 있다.
각각의 콘택 패드들(142) 상에 캐패시터(150)의 하부 전극(151A, 151B)이 형성될 수 있다. 일 실시예에서, 하부 전극들(151A, 151B)은 도 1 내지 도 16을 참조하여 설명된 미세 패턴 형성 방법에 의해 형성될 수 있다. 구체적으로, 도 13에서 설명된 하부막(도 13의 20 참조)을 콘택 패드들(142) 상에 형성하고, 지그재그 형태로 배열된 제 1 및 제 2 홀들(H1, H2) 내에 도전 물질을 채우고, 하부막(도 13의 20 참조)을 제거함으로써 하부 전극들(151A, 151B)이 형성될 수 있다. 즉, 상부 층간 절연막(130)에 지그재그 형태로 배열된 하부 전극들(151A, 151B)이 형성될 수 있다. 다시 말해, 하부 전극들(151A, 151B)은 워드 라인들(WL) 및 비트 라인들(BL)에 대해 사선 방향으로 배치될 수 있다.
하부 전극들(151A, 151B)을 형성한 후, 하부 전극들(151A, 151B) 표면을 컨포말하게 덮는 유전막(153)이 형성될 수 있으며, 유전막(153) 상에 상부 전극(155)이 형성될 수 있다.
도 30은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 30을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL)은 기판(10)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 복수 개의 하부 선택 라인들(LSL1, LSL2), 복수개의 워드라인들(WL1-WL4) 및 복수 개의 상부 선택 라인들(USL1, USL2)을 포함한다. 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2)은 기판(10) 상에 절연막들을 개재하여 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 기판(10)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 반도체 기둥(PL; pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판(10) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL) 사이)에 형성될 수 있다.
워드라인들(WL1-WL4)과 반도체 기둥들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
하부 선택 라인(LSL1, LSL2)과 반도체 기둥들(PL) 사이 또는 상부 선택 라인들(USL1, USL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 반도체 기둥들(PL)은, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2)과 함께, 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 반도체 기둥들(PL)은, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(LSL1, LSL2, USL1, USL2)에 의해 구성되는 하부 및 선택 트랜지스터들과 워드 라인들(WL1-WL4) 에 의해 구성되는 셀 트랜지스터들이 직렬 연결된 구조를 가질 수 있다.
이와 같이 반도체 기둥들(PL)을 포함하는 3차원 반도체 메모리 소자에서, 반도체 기둥들(PL)은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성될 수 있다.
보다 상세히 설명하면, 하부 선택 라인들 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2) 기판(10) 상에 절연막들 및 도전막들이 번갈아 반복적으로 적층된 적층 구조체가 형성될 수 있으며, 적층 구조체는 도 1 내지 도 16을 참조하여 설명된 하부막에 해당될 수 있다. 그리고, 도 1 내지 도 16을 참조하여 설명한 것처럼, 적층 구조체에 지그재그 형태로 배열된 제 1 및 제 2 홀들(도 19의 H1, H2 참조)이 형성될 수 있다. 이후, 제 1 및 제 2 홀들(도 19의 H1, H2 참조) 내에 데이터 저장막(DS) 및 반도체 기둥들(PL)이 형성될 수 있다.
도 31은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 가변 저항 메모리 소자의 사시도이다.
도 31을 참조하면, 반도체 메모리 소자는 반도체 기판(10), 반도체 기판(10) 상의 하부 배선들(WL1, WL2), 하부 배선들(WL1, WL2)을 가로지르는 상부 배선들(BL), 하부 배선들(WL1, WL2)과 상부 배선들(BL)의 교차 영역들 각각에 배치되는 선택 소자들, 및 선택 소자와 상부 배선 사이의 메모리 요소들(DS)을 포함한다. 선택 소자들은 반도체 기판(10) 상에 2차원적으로 배열될 수 있으며, 선택 소자들은 메모리 요소를 통과하는 전류의 흐름을 제어할 수 있다.
보다 상세하게, 하부 배선들(WL1, WL2)은 반도체 기판(10) 상에 y축 방향으로 연장된 라인 형태일 수 있다. 일 실시예에서, 하부 배선들(WL1, WL2)은 반도체 기판(10) 내에 불순물을 고농도로 도핑하여 형성된 불순물 영역일 수 있다. 여기서, 하부 배선들(WL1, WL2)은 반도체 기판(10)과 반대의 도전형을 가질 수 있다.
이 실시예에서, 선택 소자들은 상술한 미세 패턴 형성 방법에 의해 형성된 반도체 패턴들(P1, P2)을 포함할 수 있다. 즉, 반도체 패턴들(P1, P2)은 하부막(도 13의 20 참조)의 제 1 및 제 2 홀들(도 19의 H1, H2 참조) 내에 반도체 물질을 채우고 하부막(도 13의 20 참조)을 제거함으로써 형성될 수 있다. 따라서, 반도체 패턴들(P1, P2)이 반도체 기판(10) 상에 지그재그 형태로 배열될 수 있다.
상세하게, 선택 소자들은 홀수 번째 하부 배선들(WL1, WL2) 상에 배치된 제 1 반도체 패턴들과, 짝수 번째 하부 배선들(WL1, WL2) 상에 배치되는 제 2 반도체 패턴들(P2)을 포함한다. 즉, 제 1 방향(즉, x축 방향)에서 제 1 및 제 2 반도체 패턴들(P1, P2)의 피치는 하부 배선들(WL1, WL2)의 피치의 2배 이상일 수 있다. 그리고, 제 2 반도체 패턴들(P2)은 짝수 번째 하부 배선들(WL1, WL2) 상에 배치되되 제 1 반도체 패턴들에 대해 사선 방향에 배치될 수 있다.
나아가, 제 1 및 제 2 반도체 패턴들(P1, P2) 각각은 상부 불순물 영역(Dp) 및 하부 불순물 영역(Dn)을 포함할 수 있으며, 서로 반대의 도전형을 가질 수 있다. 예를 들어, 하부 불순물 영역(Dn)은 하부 배선들(WL1, WL2)과 동일한 도전형을 가질 수 있으며, 상부 불순물 영역(Dp)은 하부 불순물 영역(Dn)의 반대되는 도전형을 가질 수 있다. 이에 따라, 제 1 및 제 2 반도체 패턴들(P1, P2) 각각에 피엔 접합(PN junction)이 형성될 수 있다. 이와 달리, 상부 불순물 영역(Dp)과 하부 불순물 영역(Dn) 사이에 진성 영역(intrinsic region)이 개재되어, 제 1 및 제 2 반도체 패턴들(P1, P2) 내에 피아이엔(PIN) 접합이 형성될 수도 있다. 한편, 반도체 기판(10), 하부 배선(WL) 및 제 1 및 제 2 반도체 패턴들(P1, P2)에 의해 피엔피(pnp) 또는 엔피엔(npn) 구조의 바이폴라 트랜지스터가 구현될 수도 있다.
제 1 및 제 2 반도체 패턴들(P1, P2) 상에는 하부 전극들(BEC), 메모리 요소들(DS) 및 상부 배선들(BL)이 배치된다. 상부 배선들(BL)은 하부 배선들(WL1, WL2)을 가로지르며, 메모리 요소들(DS) 상에서 메모리 요소들(DS)에 전기적으로 연결될 수 있다.
일 실시예에 따르면, 메모리 요소들(DS) 각각은 상부 배선들(BL)과 실질적으로 평행하게 형성될 수 있으며, 복수의 하부 전극들(BEC)과 접속될 수 있다. 이와 달리, 메모리 요소들(DS)은 2차원적으로 배열될 수 있다. 즉, 메모리 요소들(DS) 각각은 제 1 및 제 2 반도체 패턴들(P1, P2) 각각의 상부에 하나씩 배치될 수 있다. 메모리 요소들(DS)은, 상술한 것처럼, 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 일 실시예에 따르면, 메모리 요소(DS)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 한편, 다른 실시예에 따르면, 메모리 요소(DS)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
하부 전극들(BEC) 각각은 제 1 및 제 2 반도체 패턴들(P1, P2) 각각과 메모리 요소들(DS) 중 하나 사이에 배치될 수 있다. 하부 전극의 수평 면적은 제 1 및 제 2 반도체 패턴들(P1, P2)의 수평 면적 또는 메모리 요소(DS)의 수평 면적보다 작을 수 있다.
일 실시예에서, 하부 전극들(BEC)은 기둥 형상을 가질 수 있다. 다른 실시예에 따르면, 하부 전극들(BEC)의 형태는 하부 전극(BEC)의 단면적으로 줄일 수 있는 형태로 다양하게 변형될 수 있다. 예를 들어, 하부 전극들(BEC)은 U자형, L자형, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
나아가, 하부 전극들(BEC)과 제 1 및 제 2 반도체 패턴들(P1, P2) 사이에는 콘택 저항을 감소시키기 위한 오믹층이 개재될 수 있다. 예를 들어, 오믹층 은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
도 32는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 32를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 33은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
도 33을 참조하면, 전자 시스템(1200)은 본 발명의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1200)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있으며, 도 23의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
상기 전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 방향 및 제 2 방향으로 이격되어 배치되는 제 1 홀들을 갖는 하드 마스크막을 형성하는 것;
    상기 하드 마스크막 상에, 상기 제 1 방향 및 상기 제 2 방향에서 상기 제 1 홀들 사이에 위치하는 로컬 마스크 패턴들을 형성하는 것;
    상기 하드 마스크막 상에 상기 제 1 홀들 및 상기 로컬 마스크 패턴들 사이를 채우는 희생막을 형성하는 것;
    상기 로컬 마스크 패턴들을 제거하여, 상기 희생막에 상기 하드 마스크막의 일부분들을 노출시키는 오프닝들을 형성하는 것; 및
    상기 오프닝들에 노출된 상기 하드 마스크막을 이방성 식각하여 제 2 홀들을 형성하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크막의 상기 제 1 홀들을 형성하는 것은,
    하드 마스크막 상에 제 1 방향으로 연장되는 제 1 라인 마스크 패턴들을 형성하는 것;
    상기 제 1 라인 마스크 패턴들을 가로지르는 제 2 라인 마스크 패턴들을 형성하는 것; 및
    상기 제 1 및 제 2 라인 마스크 패턴들을 식각 마스크로 이용하여 상기 하드 마스크막을 이방성 식각하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 라인 마스크 패턴들의 폭과 상기 제 2 라인 마스크 패턴의 폭이 동일한 반도체 소자의 미세 패턴 형성 방법.
  4. 제 2 항에 있어서,
    상기 로컬 마스크 패턴들을 형성하는 것은,
    상기 제 1 및 제 2 라인 마스크 패턴들에 대해 전면 이방성 식각하여, 상기 제 1 및 제 2 라인 마스크 패턴들이 중첩되는 영역에 상기 제 1 라인 마스크 패턴들의 일부분들을 잔류시키는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 2 항에 있어서,
    상기 로컬 마스크 패턴들을 형성하는 것은,
    상기 제 1 라인 마스크 패턴들을 패터닝하여, 상기 제 2 라인 마스크 패턴들 아래에 국소적으로 잔류시키는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 2 홀들을 형성한 후에, 상기 제 1 및 제 2 홀들의 내벽들을 덮는 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 홀들을 갖는 상기 하드 마스크막을 식각 마스크로 이용하여 하부막을 이방성 식각함으로써, 상기 하부막에 제 1 및 제 2 하부 홀들을 형성하는 것을 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
  8. 하드 마스크막 상에 제 1 방향으로 연장되는 제 1 라인 마스크 패턴들을 형성하는 것;
    상기 제 1 라인 마스크 패턴들 상에 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 제 2 라인 마스크 패턴들을 형성하는 것;
    상기 제 1 및 제 2 라인 마스크 패턴들에 의해 노출되는 제 1 영역에서 상기 하드 마스크막을 식각하여 제 1 홀들을 형성하는 것; 및
    상기 제 1 및 제 2 라인 마스크 패턴들이 중첩되는 제 2 영역에서 상기 제 1 홀들이 형성된 상기 하드 마스크막을 식각하여 제 2 홀들을 형성하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 라인 마스크 패턴들의 폭과 상기 제 2 라인 마스크 패턴의 폭이 동일한 반도체 소자의 미세 패턴 형성 방법.
  10. 제 8 항에 있어서,
    상기 제 2 홀들을 형성하는 것은,
    상기 제 1 홀들을 형성한 후에 상기 제 1 라인 마스크 패턴들을 식각하여 상기 제 2 영역에 로컬 마스크 패턴들을 형성하는 것;
    상기 제 1 홀들 및 상기 로컬 마스크 패턴들을 매립하는 희생막을 형성하는 것;
    상기 로컬 마스크 패턴들을 선택적으로 제거하여, 상기 하드 마스크막의 일부분들을 노출시키는 오프닝들을 형성하는 것; 및
    상기 오프닝들에 노출된 상기 하드 마스크막을 이방성 식각하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  11. 제 10 항에 있어서,
    상기 제 1 라인 마스크 패턴들과 상기 제 2 라인 마스크 패턴들은 상기 하드 마스크막에 식각 선택성을 갖는 동일한 물질로 이루어지되,
    상기 로컬 마스크 패턴들을 형성하는 것은 상기 제 1 및 제 2 라인 마스크 패턴들을 전면 이방성 식각하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  12. 제 11 항에 있어서,
    상기 제 1 라인 마스크 패턴들은 상기 제 2 라인 마스크 패턴들보다 얇은 반도체 소자의 미세 패턴 형성 방법.
  13. 제 10 항에 있어서,
    상기 제 1 라인 마스크 패턴들은 상기 제 2 라인 마스크 패턴들에 대해 식각 선택성을 갖는 물질로 이루어지되,
    상기 로컬 마스크 패턴들을 형성하는 것은,
    상기 제 2 라인 마스크 패턴들을 식각 마스크로 이용하여 상기 제 1 라인 마스크 패턴들을 이방성 식각하는 것; 및
    상기 제 2 라인 마스크 패턴들을 제거하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  14. 제 8 항에 있어서,
    상기 제 2 홀들을 형성한 후에, 상기 제 1 및 제 2 홀들의 내벽들을 덮는 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
  15. 하드 마스크막 상에 제 1 방향으로 연장되는 제 1 라인 마스크 패턴들을 형성하는 것;
    상기 제 1 라인 마스크 패턴들 상에서, 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 제 2 라인 마스크 패턴들을 형성하는 것;
    상기 제 1 및 제 2 라인 마스크 패턴들을 식각 마스크로 이용하여 상기 하드 마스크막에 제 1 홀들을 형성하는 것;
    상기 제 2 라인 마스크 패턴들에 의해 노출되는 상기 제 1 라인 마스크 패턴들을 식각하여, 상기 제 2 라인 마스크 패턴들 아래에 로컬 마스크 패턴들을 형성하는 것;
    상기 하드 마스크막의 상기 제 1 홀들 및 상기 로컬 마스크 패턴들 사이를 채우는 희생막을 형성하는 것;
    상기 로컬 마스크 패턴들을 제거하여, 상기 하드 마스크막의 상면을 노출시키는 오프닝들을 상기 희생막에 형성하는 것; 및
    상기 오프닝들에 노출된 상기 하드 마스크막을 식각하여 상기 하드 마스크막에 제 2 홀들을 형성하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  16. 제 15 항에 있어서,
    상기 제 1 라인 마스크 패턴들과 상기 제 2 라인 마스크 패턴들은 상기 하드 마스크막에 식각 선택성을 갖는 동일한 물질로 이루어지되,
    상기 로컬 마스크 패턴들을 형성하는 것은 상기 제 1 및 제 2 라인 마스크 패턴들을 전면 이방성 식각하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  17. 제 15 항에 있어서,
    상기 제 1 라인 마스크 패턴들은 상기 제 2 라인 마스크 패턴들에 대해 식각 선택성을 갖는 물질로 이루어지되,
    상기 로컬 마스크 패턴들을 형성하는 것은,
    상기 제 2 라인 마스크 패턴들을 식각 마스크로 이용하여 상기 제 1 라인 마스크 패턴들을 이방성 식각하는 것; 및
    상기 제 2 라인 마스크 패턴들을 제거하는 것을 포함하는 반도체 소자의 미세 패턴 형성 방법.
  18. 제 15 항에 있어서,
    상기 제 2 라인 마스크 패턴들을 형성하기 전에,
    상기 하드 마스크막 상에 배치되며, 상기 제 1 라인 마스크 패턴들 사이에 트렌치를 갖는 제 1 유기 마스크막을 형성하는 것; 및
    상기 제 1 유기 마스크막의 상기 트렌치 내에 서로 이격되어 배열된 제 2 유기 마스크 패턴들을 형성하는 것을 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
  19. 제 18 항에 있어서,
    상기 제 1 홀들을 형성하기 전에, 상기 제 2 유기 마스크 패턴들 사이의 상기 제 1 유기 마스크막을 이방성 식각하여 상기 하드 마스크막의 일부분들을 노출시키는 것을 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
  20. 제 15 항에 있어서,
    상기 제 2 홀들을 형성한 후에, 상기 제 1 및 제 2 홀들의 내벽들을 덮는 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
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