TWI588906B - 使用具有非金屬部分的罩幕形成半導體元件的方法 - Google Patents

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Description

使用具有非金屬部分的罩幕形成半導體元件的方法
本發明概念是關於一種用於半導體元件的製造方法，且特別是有關於一種用於使用雙重圖案化(double patterning)技術的半導體元件的製造方法。
半導體元件由於其小尺寸、多功能性及/或低製造成本而廣泛用於電子產業中。半導體元件可分類為(例如)儲存資料的記憶體元件、處理資料的邏輯元件以及兼具有記憶體元件的功能與邏輯元件的功能的混合式(hybrid)元件。
隨著電子產業的進步，由於半導體元件中的圖案的整合密度日益增加，造成半導體元件中的圖案日益變小。減小半導體元件的圖案尺寸(線寬)已使得較難以實現具有高操作速度及/或卓越可靠性的半導體元件。
根據本發明的實施例可提供使用具有非金屬部分的罩幕來形成半導體元件的方法。根據這些實施例，可藉由以下方式來提供半導體元件的形成方法：形成包括非金屬第一經間隔部分(spaced-apart portion)以及非金屬第二經間隔部分的罩幕圖案，非金屬第一經間隔部分在下方目標層(target layer)上的第一方向上延伸，非金屬第二經間隔部分在下方目標層上沿第二方向延伸，以在多個位置處與非金屬第一經間隔部分交叉(cross-over)。可使用罩幕圖案來蝕刻下方目標層。
在根據本發明的一些實施例中，蝕刻下方目標層可更包括在蝕刻下方目標層時，移除罩幕圖案的非金屬第二經間隔部分的上方部分。在根據本發明的一些實施例中，非金屬第一經間隔部分以及非金屬第二經間隔部分不含金屬。在根據本發明的一些實施例中，非金屬第一經間隔部分以及非金屬第二經間隔部分可包括各別非金屬第一經間隔線狀(line-shaped)部分以及非金屬第二經間隔線狀部分。
在根據本發明的一些實施例中，形成罩幕圖案可包括：形成第一硬式罩幕層(hard mask layer)以及在此第一硬式罩幕層上形成非金屬緩衝圖案(buffer pattern)，第一硬式罩幕層以及非金屬緩衝圖案在下方目標層上沿第二方向延伸；以及形成硬式罩幕圖案，此硬式罩幕圖案在第一硬式罩幕層上且在非金屬緩衝圖案上的第一方向上延伸。
在根據本發明的一些實施例中，形成硬式罩幕圖案可包 括：將硬式罩幕圖案形成為包括覆蓋在下方目標層之下的隔離區域且包括在非金屬緩衝圖案的直接鄰近部分之間延伸的部分。在根據本發明的一些實施例中，第一硬式罩幕層以及非金屬緩衝圖案相對於硬式罩幕圖案具有蝕刻選擇性。
在根據本發明的一些實施例中，形成第一硬式罩幕層可包括在有機罩幕層上形成無機罩幕層，此方法可更包括：使用硬式罩幕圖案來蝕刻第一硬式罩幕層，以移除由硬式罩幕圖案所暴露的無機罩幕層的部分，從而暴露有機罩幕層，並留下在非金屬緩衝圖案之下且在硬式罩幕圖案之下的無機罩幕圖案。可自非金屬緩衝圖案且自無機罩幕圖案移除硬式罩幕圖案。
在根據本發明的一些實施例中，此方法可更包括：使用非金屬緩衝圖案以及無機罩幕圖案來蝕刻有機罩幕層的暴露部分，以暴露下方目標層的下伏部分(underlying portion)，從而形成罩幕圖案的非金屬第一經間隔部分以及非金屬第二經間隔部分。在根據本發明的一些實施例中，罩幕圖案的第二經間隔部分包括非金屬緩衝圖案。在根據本發明的一些實施例中，蝕刻下方目標層可包括使用無機罩幕圖案、下伏有機罩幕層以及非金屬緩衝圖案來各向異性地蝕刻(anisotropically etching)下方目標層。在根據本發明的一些實施例中，此方法可更包括自下方目標層移除罩幕圖案。
在根據本發明的一些實施例中，此方法可更包括在下方目標層的暴露部分上形成填充材料(filling material)。在根據本發 明的一些實施例中，非金屬第一經間隔部分經間隔開第一距離，且非金屬第二經間隔部分經間隔開不同於第一距離的第二距離。在根據本發明的一些實施例中，第二距離跨越下方目標層而變化。
在根據本發明的一些實施例中，非金屬第一經間隔部分經間隔開第一距離，且非金屬第二經間隔部分經間隔開等於第一距離的第二距離。在根據本發明的一些實施例中，半導體元件包括靜態隨機存取記憶體(SRAM)。在根據本發明的一些實施例中，此方法可更包括在形成罩幕圖案之前形成閘電極，其中蝕刻下方目標層暴露出在下方目標層之下且與閘電極相關聯的(associated with)主動區(active area)。
在根據本發明的一些實施例中，非金屬第一經間隔部分以及非金屬第二經間隔部分可分別包括非金屬第一經間隔線(line)以及非金屬第二經間隔線，非金屬第一經間隔線以及非金屬第二經間隔線在彼此垂直的第一方向以及第二方向上延伸。
可藉由以下方式來提供半導體元件的形成方法：使用不含金屬的多層次罩幕網狀圖案(multi-level mask mesh pattern)來蝕刻下方目標層，以暴露基板的主動區，主動區鄰近於與主動區域(active region)相關聯的金屬閘極結構。
可藉由以下方式來提供半導體元件的形成方法：在基板上的介電層中形成包括金屬的閘極結構，其中閘極結構與基板中的目標結構(target structure)相關聯。可在介電層上形成非金屬罩幕圖案。可使用非金屬罩幕圖案來蝕刻介電層，以暴露目標結構。
本發明概念將根據附圖和隨附的詳細描述變得更顯而易見。
A‧‧‧第一N型井區域
B‧‧‧P型井區域
C‧‧‧第二N型井區域
10‧‧‧基板
20‧‧‧下方目標層
25‧‧‧下方圖案
30‧‧‧第一有機罩幕層
35‧‧‧第一有機罩幕圖案
40‧‧‧第一無機罩幕層
45‧‧‧第一無機罩幕圖案
50‧‧‧緩衝罩幕層
55‧‧‧緩衝罩幕圖案
61‧‧‧抗反射圖案
63‧‧‧光阻圖案
75‧‧‧第二有機罩幕圖案
85‧‧‧第二無機罩幕圖案
90‧‧‧精細圖案
100‧‧‧半導體基板
105‧‧‧元件隔離圖案
107‧‧‧摻質區域
111‧‧‧閘極絕緣層
113‧‧‧第一阻障金屬圖案
115‧‧‧第二阻障金屬圖案
117‧‧‧金屬閘極圖案
121‧‧‧第一層間絕緣層
123‧‧‧第二層間絕緣層
130‧‧‧第一有機罩幕層
135‧‧‧第一有機罩幕圖案
140‧‧‧第一無機罩幕層
145‧‧‧第一無機罩幕圖案
155‧‧‧緩衝罩幕圖案
175‧‧‧第二有機罩幕圖案
181‧‧‧開口
185‧‧‧第二無機罩幕圖案
200‧‧‧金屬矽化物層
210‧‧‧絕緣間隙壁
220‧‧‧接觸插塞
230‧‧‧導電襯墊
240‧‧‧第三層間絕緣層
245‧‧‧上方接觸插塞
250‧‧‧局部內連線
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出(I/O)單元
1130‧‧‧記憶體元件
1140‧‧‧介面單元
1150‧‧‧資料匯流排
1200‧‧‧記憶卡
1210‧‧‧快閃記憶體元件
1220‧‧‧記憶體控制器
1221‧‧‧SRAM元件
1222‧‧‧中央處理單元(CPU)
1223‧‧‧主機介面單元
1224‧‧‧錯誤檢查與校正(ECC)區塊
1225‧‧‧記憶體介面單元
ACT1‧‧‧第一NMOS主動部分
ACT2‧‧‧第二NMOS主動部分
ACT3‧‧‧第一PMOS主動部分
ACT4‧‧‧第二PMOS主動部分
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BLC1‧‧‧第一位元線插塞
BLC2‧‧‧第二位元線插塞
CH‧‧‧接觸孔
ICP1‧‧‧第一連接襯墊
ICP2‧‧‧第二連接襯墊
IP1‧‧‧第一局部內連線
IP2‧‧‧第二局部內連線
N1‧‧‧輸出端子
N2‧‧‧輸出端子
NSC1‧‧‧第一N型節點插塞
NSC2‧‧‧第二N型節點插塞
NVC1‧‧‧第一接地接觸插塞
NVC2‧‧‧第二接地接觸插塞
OP‧‧‧開口
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PG1‧‧‧第一傳輸閘電極
PG2‧‧‧第二傳輸閘電極
PSC1‧‧‧第一P型節點插塞
PSC2‧‧‧第二P型節點插塞
PT1‧‧‧第一傳輸電晶體
PT2‧‧‧第二傳輸電晶體
PU1‧‧‧第一上拉電晶體
PVC1‧‧‧第一電源接觸插塞
PVC2‧‧‧第二電源接觸插塞
SG1‧‧‧第一共用閘電極
SG2‧‧‧第二共用閘電極
UC‧‧‧SRAM晶胞
VDD‧‧‧電源線
VSS‧‧‧接地線
WL‧‧‧字元線
圖1至圖8為繪示根據本發明概念的一些實施例的半導體元件的製造方法的透視圖。
圖9為繪示根據本發明概念的一些實施例的半導體元件的單位晶胞的電路圖。
圖10A至圖15A為繪示根據本發明概念的一些實施例的半導體元件的製造方法的平面圖。
圖10B至圖15B是分別沿著圖10A至圖15A的線I-I'所截取的橫截面圖。
圖10C至圖15C是分別沿著圖10A至圖15A的線II-II'所截取的橫截面圖。
圖16為繪示包括根據本發明概念的一些實施例中所形成的半導體元件的電子系統的實例的示意性方塊圖。
圖17為繪示包括根據本發明概念的一些實施例中所形成的半導體元件的記憶卡的實例的示意性方塊圖。
現將在下文參照附圖來更全面描述本發明概念，附圖中 繪示了本發明概念的例示性實施例。本發明概念的優點及特徵以及實現這些優點及特徵的方法將自以下例示性實施例中顯而易見，並將參照附圖來更詳細地描述這些例示性實施例。然而，應注意，本發明概念不限於以下例示性實施例，且可按照各種形式來實施。因此，提供例示性實施例僅是為了揭露本發明概念，且讓熟習此項技術者知曉本發明概念的類別。在附圖中，本發明概念的實施例不限於本文中所提供的具體實例，且為了清楚起見而誇示本發明概念的實施例。
本文中所使用的術語僅是出於描述特定實施例的目的，且不意欲限制本發明。如本文中所使用，單數術語「一個」以及「此」意欲亦包含複數形式，除非上下文另有清楚指示。如本文中所使用，術語「及/或」包括相關聯的所列出項目中的一者或多者的任何以及所有組合。應理解，當一部件(element)被稱為「連接至」或「耦接至」另一部件時，所述部件可直接連接至或耦接至此另一部件，或可存在介入部件。
類似地，應理解，在一部件(諸如層、區域或基板)被稱為在另一部件「上」時，所述部件可直接在此另一部件上，或可存在介入部件。相比之下，術語「直接」意謂不存在介入部件。應進一步理解，術語「包括(comprises)」及/或「包括(includes)」在用於本文中時，其指定所敍述的特徵、整體、步驟、操作、部件及/或組件(component)的存在，但不排除一個或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。
亦應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種部件，但這些部件不應受這些術語限制。這些術語僅用於區分一個部件與另一部件。因此，一些實施例中的「第一」部件可在其他實施例中被稱為「第二」部件，而不致偏離本發明的教示。本文中所解釋且說明的本發明概念的態樣的例示性實施例包括其互補對應物。相同圖式標號或相同圖式代號在整個說明書中表示相同部件。
此外，本文中將參照橫截面圖及/或平面圖來描述例示性實施例，此橫截面圖及/或平面圖為理想化的例示性圖。因此，應預料到由於(例如)製造技術及/或公差(tolerance)而存在相對於所繪示的形狀的變化。因此，例示性實施例不應解釋為限於本文中所繪示的區域的形狀，而是應包括由(例如)製造引起的形狀的偏差。舉例而言，繪示為矩形的蝕刻區域通常具有圓形或彎曲的特徵。因此，圖式中所繪示的區域本質上為示意性的，且其形狀不意欲繪示元件區域的實際形狀且不意欲限制實例實施例的範疇。
圖1至圖8為繪示根據本發明概念的一些實施例的半導體元件的製造方法的透視圖。參照圖1，在基板10上依序形成下方目標層(lower target layer)20、第一有機罩幕層30、第一無機罩幕層40以及緩衝罩幕層50。第一有機罩幕層30以及第一無機罩幕層40可構成第一硬式罩幕層。
下方目標層20可由以下各者中的一者來形成：半導體材料、導電材料、絕緣材料或其任一組合。舉例而言，若下方目標 層20由半導體材料來形成，則下方目標層20可為基板10的一部分或磊晶層的一部分。若下方目標層20由(例如)導電材料來形成，則下方目標層20可由經摻雜的多晶矽、金屬矽化物、金屬、金屬氮化物或其任一組合來形成。舉例而言，若下方目標層20由(例如)絕緣材料來形成，則下方目標層20可由氧化矽、氮化矽、氮氧化矽或低介電材料來形成。此外，下方目標層20可為單層或包括多個堆疊的(stacked)層的堆疊層(stack layer)。在一些實施例中，下方目標層20可包括多個堆疊的絕緣層以及配置於堆疊的絕緣層之間的導電層或半導體層。在一些其他實施例中，下方目標層20可包括以下各者中的至少一者：半導體圖案、導電圖案以及絕緣圖案。
第一有機罩幕層30可由相對於下方目標層20具有蝕刻選擇性的材料來形成。第一有機罩幕層30可由旋塗式硬式罩幕(spin-on-hard mask,SOH)層或非晶碳層(amorphous carbon layer,ACL)來形成。SOH層可包括基於碳的SOH層或基於矽的SOH層。第一有機罩幕層30可為非感光性材料層。第一有機罩幕層30可使用旋塗(spin-on-coating)方法而形成。
第一無機罩幕層40可由相對於第一有機罩幕層30具有蝕刻選擇性的材料來形成。舉例而言，第一無機罩幕層40可由在蝕刻第一有機罩幕層30的後續製程中，相對於第一有機罩幕層30具有至少約1：10的蝕刻選擇比的材料來形成。在一些實施例中，第一無機罩幕層40可由不包括金屬(亦即，不含金屬)的非金屬材 料來形成。舉例而言，第一無機罩幕層40可由基於矽的材料中的至少一者(諸如氧化矽層、氮化矽層、氮氧化矽層、碳氮化矽(silicon carbonitride)層以及多晶矽層)來形成。
緩衝罩幕層50可由相對於第一無機罩幕層40具有蝕刻選擇性的材料來形成。舉例而言，緩衝罩幕層50可由在蝕刻第一無機罩幕層40的後續製程中，相對於第一無機罩幕層40具有至少約1：10的蝕刻選擇比的材料來形成。緩衝罩幕層50可由不包括金屬的非金屬材料來形成。舉例而言，緩衝罩幕層50可由基於矽的材料中的至少一者(諸如氧化矽層、氮化矽層、氮氧化矽層、碳氮化矽層以及多晶矽層)來形成。緩衝罩幕層50可由與第一無機罩幕層40不同的材料來形成。
在一些實施例中，若第一無機罩幕層40由氮化矽層及/或氮氧化矽層來形成，則緩衝罩幕層50可由氧化矽層來形成。舉例而言，緩衝罩幕層50可由以下各者中的至少一者來形成：高密度電漿(high density plasma,HDP)氧化物、四乙氧基矽烷(tetraethylorthosilicate,TEOS)、電漿增強型四乙氧基矽烷(plasma enhanced tetraethylorthosilicate,PE-TEOS)、臭氧-四乙氧基矽烷(O3-TEOS)以及未經摻雜的矽酸鹽玻璃(undoped silicate glass,USG)。在一些實施例中，若第一無機罩幕層40由氧化矽層來形成，則緩衝罩幕層50可由氮化矽層及/或氮氧化矽層來形成。
參照圖2，可在緩衝罩幕層50上形成用於對緩衝罩幕層50進行圖案化的光阻圖案63。光阻圖案63可為線狀的。可藉由 在緩衝罩幕層50上塗佈(coating)光阻層，且對此光阻層進行曝光製程以及顯影製程(development process)來形成光阻圖案63。在一些實施例中，可對光阻層進行用於形成線狀圖案的光微影(photolithography)製程。
抗反射圖案(anti-reflection pattern)61可形成於光阻圖案63中的每一者與緩衝罩幕層50之間。抗反射圖案61可由相對於緩衝罩幕層50具有蝕刻選擇性且在曝光製程期間吸收光以減少光反射的材料來形成。抗反射圖案61可由有機材料或無機材料來形成。在一些實施例中，抗反射圖案61可由蝕刻特性類似於光阻的材料來形成。
參照圖3，使用光阻圖案63以及抗反射圖案61來蝕刻緩衝罩幕層50。在蝕刻緩衝罩幕層50時，第一無機罩幕層40可用作蝕刻終止層(etch stop layer)。因此，緩衝罩幕圖案55可形成於第一無機罩幕層40上，且以預定距離彼此間隔開。緩衝罩幕圖案55可包括線狀的且彼此平行地延伸的部件。
在一些實施例中，緩衝罩幕圖案55的寬度可彼此相等，但緩衝罩幕圖案55之間的空間可彼此不同。在一些實施例中，緩衝罩幕圖案55的寬度可彼此相等，且緩衝罩幕圖案55之間的空間可彼此相等。
在形成緩衝罩幕圖案55之後，可藉由(例如)灰化(ashing)製程來移除光阻圖案63以及抗反射圖案61。
參照圖4，可形成第二有機罩幕圖案75以及第二無機罩 幕圖案85，以與緩衝罩幕圖案55交叉。依序堆疊的第二有機罩幕圖案75以及第二無機罩幕圖案85可構成第二硬式罩幕圖案。
第二有機罩幕圖案75以及第二無機罩幕圖案85可藉由以下方式而形成：在形成緩衝罩幕圖案55的第一無機罩幕層40上，依序形成第二有機罩幕層以及第二無機罩幕層；形成與緩衝罩幕圖案55交叉的光阻圖案；將罩幕圖案用作蝕刻罩幕來蝕刻第二無機罩幕層，以形成第二無機罩幕圖案85；以及將第二無機罩幕圖案85用作蝕刻罩幕來蝕刻第二有機罩幕層。
第二有機罩幕圖案75可由相對於緩衝罩幕圖案55以及第一無機罩幕層40具有蝕刻選擇性的材料來形成。第二有機罩幕圖案75可由與第一有機罩幕層30相同的材料來形成。舉例而言，第二有機罩幕圖案75可由旋塗式硬式罩幕(SOH)層或非晶碳層(ACL)來形成。SOH層可包括基於碳的SOH層或基於矽的SOH層。第二有機罩幕圖案75可為非感光性材料層。第二有機罩幕圖案75可使用旋塗(spin-on-coating)方法而形成。蝕刻上述第二有機罩幕層的蝕刻製程可使用基於氟的蝕刻氣體與氧氣(O2)的混合氣體，或基於氟的蝕刻氣體、氧氣(O2)與氬氣(Ar)的混合氣體。此處的基於氟的蝕刻氣體可包括C3F6、C4F6、C4F8及/或C5F8。
第二無機罩幕圖案85可由相對於第二有機罩幕圖案75具有蝕刻選擇性的材料來形成。第二無機罩幕圖案85可包括含矽材料中的至少一者，諸如SiON、SiO2、Si3N4以及多晶矽。在一些實施例中，第二無機罩幕圖案85可由與第一無機罩幕層40相同 的材料來形成。
第二有機罩幕圖案75以及第二無機罩幕圖案85可暴露部分的緩衝罩幕圖案55以及部分的第一無機罩幕層40。
參照圖5，將緩衝罩幕圖案55以及第二有機罩幕圖案75用作蝕刻罩幕來蝕刻第一無機罩幕層40，使得可形成第一無機罩幕圖案45以暴露第一有機罩幕層30的預定區域。
可使用能夠減小第一有機罩幕層30、緩衝罩幕圖案55以及第二有機罩幕圖案75的蝕刻速率，且相對於第一無機罩幕層40具有高蝕刻速率的蝕刻氣體來進行蝕刻第一無機罩幕層40。
第一無機罩幕層40經蝕刻以形成具有二維佈置(arranged)的開口(opening)的第一無機罩幕圖案45。在預定區域中，開口的寬度可彼此不同。
在一些實施例中，若第一無機罩幕層40由與第二無機罩幕圖案85相同的材料來形成，則可在第一無機罩幕層40的蝕刻期間移除第二無機罩幕圖案85。或者，在形成第一無機罩幕圖案45之後，可進行額外製程以移除第二無機罩幕圖案85。
可藉由灰化製程來移除第二有機罩幕圖案75以及第二無機罩幕圖案85。因此，可暴露出緩衝罩幕圖案55的頂表面(top surface)，且可暴露出緩衝罩幕圖案55之間的第一無機罩幕圖案45的部分。
參照圖7，將第一無機罩幕圖案45用作蝕刻罩幕來各向異性地蝕刻圖6的第一有機罩幕層30，以形成第一有機罩幕圖案 35。蝕刻第一有機罩幕層的蝕刻製程可使用基於氟的蝕刻氣體與氧氣(O2)的混合氣體，或基於氟的蝕刻氣體、氧氣(O2)與氬氣(Ar)的混合氣體。此處的基於氟的蝕刻氣體可包括C3F6、C4F6、C4F8及/或C5F8。
因為第一有機罩幕層30被各向異性地蝕刻，所以第一無機罩幕圖案45的形狀可轉印(transfer)至第一有機罩幕層30。因此，第一有機罩幕圖案35可形成為具有分別暴露下方目標層20的預定區域的開口OP。
第一無機罩幕圖案45以及緩衝罩幕圖案55可在形成第一有機罩幕圖案35的蝕刻製程中，相對於第一有機罩幕層30具有至少約1：10的蝕刻選擇比。因此，在蝕刻比第一無機罩幕圖案45以及緩衝罩幕圖案55厚的第一有機罩幕層30的期間，第一無機罩幕圖案45以及緩衝罩幕圖案55可實質上維持其厚度。
如上所述，可形成包括非金屬第一經間隔部分以及非金屬第二經間隔部分的罩幕圖案，非金屬第一經間隔部分在下方目標層20上沿第一方向延伸(如圖7所示)，非金屬第二經間隔部分在下方目標層20上在第二方向上延伸(亦即，圖7所示的網狀圖案)以在由交叉點界定的特定位置處，與非金屬第一經間隔部分交叉。
隨後，可將第一有機罩幕圖案35用作蝕刻罩幕來蝕刻下方目標層20。換言之，可將第一有機罩幕圖案35中所形成的開口OP的形狀轉印至下方目標層20，以使得可在下方目標層20中形 成以矩陣(matrix)形式佈置的孔(hole)。因此，如圖8所繪示，可形成具有格子形狀(lattice-shape)(或網狀)的頂表面的下方圖案(lower pattern)25。另一方面，若下方圖案25由與圖7的緩衝罩幕圖案55相同的材料來形成，則可在蝕刻下方目標層20的製程期間，移除緩衝罩幕圖案55。
取決於參照圖3及圖4所述的緩衝罩幕圖案55以及第二無機罩幕圖案85的間距(pitch)以及寬度，可改變下方圖案25的各孔的平面面積(planar area)。因此，相鄰(neighboring)孔的直徑可彼此不同。換言之，可在下方圖案25中形成分別具有彼此不同的直徑的孔。
在形成下方圖案25之後，可進行移除第一無機罩幕圖案45的製程以及移除第一有機罩幕圖案35的製程。更詳細言之，若第一無機罩幕圖案45由氮氧化矽來形成，則可藉由濕式蝕刻製程或乾式清潔製程來移除第一無機罩幕圖案45。在一些實施例中，可將氟化氫(hydrogen fluoride)溶液作為用於移除第一無機罩幕圖案45的濕式蝕刻製程的蝕刻劑。或者，可使用氨氣(NH3)以及氟化氫氣體來進行用於移除第一無機罩幕圖案45的乾式清潔製程。可藉由灰化製程及/或剝除製程(stripping process)來移除第一有機罩幕圖案35。
據此，因為參照圖7所述的第一經間隔部分以及第二經間隔部分不含金屬，所以可無需使用原本會損壞鄰近金屬結構(諸如可作為閘電極而包括於具有相關聯的源極/汲極區域的電晶體元 件中的結構)的材料來移除罩幕圖案。如本發明者所瞭解，在罩幕圖案的第一經間隔部分以及第二經間隔部分中使用非金屬材料，可避免使用原本會在移除罩幕時損壞金屬結構(諸如閘電極)的材料。
接著，參照圖8，可在下方圖案25上形成填充層以填充前述的孔。此處，填充層可由相對於下方圖案25具有蝕刻選擇性的材料來形成。舉例而言，填充材料可由導電材料、半導體材料或絕緣材料來形成。可對填充層進行平坦化，直至暴露出下方圖案25為止，以使得可在孔中分別形成精細圖案(fine patterns)90。精細圖案90的寬度可藉由孔的直徑而彼此不同。此外，精細圖案90之間的距離可彼此不同。
在下文中將描述根據本發明概念的其他實施例的半導體元件的製造方法。根據本發明概念的其他實施例，半導體元件可為靜態隨機存取記憶體(SRAM)元件。
圖9為繪示根據本發明概念的一些實施例的半導體元件的單位晶胞(unit cell)的電路圖。
將簡要描述SRAM元件。參照圖9，一個SRAM晶胞可包括第一傳輸電晶體(pass transistor)PT1及第二傳輸電晶體PT2、第一上拉電晶體(pull-up transistor)PU1及第二上拉電晶體PU2以及第一下拉電晶體(pull-down transistor)PD1及第二下拉電晶體PD2。第一傳輸電晶體PT1及第二傳輸電晶體PT2以及第一下拉電晶體PD1及第二下拉電晶體PD2可為NMOS電晶體，且第一上 拉電晶體PU1及第二上拉電晶體PU2可為PMOS電晶體。
第一上拉電晶體PU1以及第一下拉電晶體PD1可構成第一反相器(inverter)，且第二上拉電晶體PU2以及第二下拉電晶體PD2可構成第二反相器。
第一上拉電晶體PU1的源極可連接至電源線VDD，且第一下拉電晶體PD1的源極可連接至接地(或參考)線VSS。第一上拉電晶體PU1的汲極可連接至第一下拉電晶體PD1的汲極。第一上拉電晶體PU1以及第一下拉電晶體PD1的汲極可對應於第一反相器的輸出端子(terminal)N1。第一上拉電晶體PU1以及第一下拉電晶體PD1的閘極可彼此連接且對應於第一反相器的輸入端子。
第二上拉電晶體PU2的源極可連接至電源線VDD，且第二下拉電晶體PD2的源極可連接至接地線VSS。第二上拉電晶體PU2的汲極可連接至第二下拉電晶體PD2的汲極。第二上拉電晶體PU2以及第二下拉電晶體PD2的汲極可對應於第二反相器的輸出端子N2。第二上拉電晶體PU2以及第二下拉電晶體PD2的閘極可彼此連接且對應於第二反相器的輸入端子。
第一反相器的輸入端子以及輸出端子N1可交叉連接至第二反相器的輸入端子以及輸出端子N2，以構成鎖存電路(latch circuit)。換言之，第一上拉電晶體PU1以及第一下拉電晶體PD1的閘極(亦即，第一反相器的輸入端子)可連接至第二反相器的輸出端子N2，且第二上拉電晶體PU2以及第二下拉電晶體PD2的閘極(亦即，第二反相器的輸入端子)可連接至第一反相器的輸出端子 N1。
此外，第一傳輸電晶體PT1的源極可連接至第一反相器的輸出端子N1，且第二傳輸電晶體PT2的源極可連接至第二反相器的輸出端子N2。
第一傳輸電晶體PT1的汲極可連接至第一位元線BL1，且第二傳輸電晶體PT2的汲極可連接至第二位元線BL2。第一傳輸電晶體PT1及第二傳輸電晶體PT2的閘極可連接至字元線(word line)WL。
下文中，將參照圖10A至圖15A、圖10B至圖15B以及圖10C至圖15C來詳細描述根據本發明概念的其他實施例的半導體元件的製造方法。
圖10A至圖15A為繪示根據本發明概念的其他實施例的製造半導體元件的方法的平面圖。圖10B至圖15B是分別沿著圖10A至圖15A的線I-I'所截取的橫截面圖。圖10C至圖15C是分別沿著圖10A至圖15A的線II-II'所截取的橫截面圖。
參照圖10A、圖10B及圖10C，半導體元件100可包括第一N型井(N-type well)區域A及第二N型井區域C，以及配置於第一N型井區域A與第二N型井區域C之間的P型井(P-type well)區域B。P型井區域B可與第一N型井區域A及第二N型井區域C形成PN接面。
在一些實施例中，此一個SRAM晶胞UC可包括第一NMOS主動部分(active portion)ACT1及第二NMOS主動部分 ACT2，以及第一PMOS主動部分ACT3及第二PMOS主動部分ACT4。第一PMOS主動部分ACT3及第二PMOS主動部分ACT4可配置於第一NMOS主動部分ACT1與第二NMOS主動部分ACT2之間。第一NMOS主動部分ACT1及第二NMOS主動部分ACT2可為線狀，且沿特定方向(例如x軸方向)延伸。第一PMOS主動部分ACT3及第二PMOS主動部分ACT4可具有條狀(bar-shaped)，其在平面圖中比第一NMOS主動部分ACT1及第二NMOS主動部分ACT2中的每一者短。第一PMOS主動部分ACT3及第二PMOS主動部分ACT4在x軸方向上可彼此平行，但第一PMOS主動部分ACT3及第二PMOS主動部分ACT4的末端部分(end portion)在y軸方向上可不彼此重疊。
此外，此一個SRAM晶胞UC可包括第一共用閘電極(shared gate electrode)SG1及第二共用閘電極SG2，以及第一傳遞閘電極(pass gate electrode)PG1及第二傳輸閘電極PG2。在一些實施例中，第一共用閘電極SG1可與第一NMOS主動部分ACT1以及第一PMOS主動部分ACT3交叉。第二共用閘電極SG2可與第二NMOS主動部分ACT2以及第二PMOS主動部分ACT4交叉。第一傳輸閘電極PG1可與第一共用閘電極SG1間隔開，並與第一NMOS主動部分ACT1交叉，且第二傳輸閘電極PG2可與第二共用閘電極SG2間隔開，並與第二NMOS主動部分ACT2交叉。第一共用閘電極SG1及第二共用閘電極SG2可在平面圖中相對於x軸方向沿第一對角線方向彼此間隔開，且第一傳輸閘電極PG1及 第二傳輸閘電極PG2可在平面圖中相對於x軸方向沿第二對角線方向彼此間隔開。
第一位元線(bit line)摻質區域可形成於第一NMOS主動區域ACT1中的第一傳輸閘電極PG1的一側，且第一接地摻質區域可形成於第一NMOS主動區域ACT1中的第一共用閘電極SG的1一側。第一共用摻質區域可形成於第一NMOS主動區域ACT1中的第一傳輸閘電極PG1與第一共用閘電極SG1之間。第二位元線摻質區域可形成於第二NMOS主動區域ACT2中的第二傳輸閘電極PG2的一側且第二接地摻質區域可形成於第二NMOS主動區域ACT2中的第二共用閘電極SG2的一側。第二共用摻質區域可形成於第二NMOS主動區域ACT2中的第二傳輸閘電極PG2與第二共用閘電極SG2之間。第一位元線摻質區域及第二位元線摻質區域、第一接地摻質區域及第二接地摻質區域以及第一共用摻質區域及第二共用摻質區域可摻雜N型摻質。
第一汲極摻質區域可形成於第一PMOS主動區域ACT3中的第一共用閘電極SG1的一側，且第一電源摻質區域可形成於第一PMOS主動區域ACT3中的第一共用閘電極SG1的另一側。第二汲極摻質區域可形成於第二PMOS主動區域ACT4中的第二共用閘電極SG2的一側，且第二電源摻質區域可形成於第二PMOS主動區域ACT4中的第二共用閘電極SG2的另一側。第一汲極摻質區域及第二汲極摻質區域以及第一電源摻質區域及第二電源摻質區域可摻雜P型摻質。
參照圖10A、圖10B及圖10C，半導體基板100可為矽基板、鍺(germanium)基板或矽鍺(silicon-germanium)基板。半導體基板100的預定區域可摻雜N型摻質以形成第一N型井區域A以及第二N型井區域C。第一N型井區域A與第二N型井區域C之間的半導體基板100的區域可摻雜P型摻質以形成P型井區域B。
元件隔離圖案(isolation pattern)105可形成於半導體基板100中，以界定第一NMOS主動部分ACT1及第二NMOS主動部分ACT2以及第一PMOS主動部分ACT3及第二PMOS主動部分ACT4。元件隔離圖案105可包括氧化物、氮化物及/或氮氧化物(oxynitride)。
第一傳輸閘電極PG1及第二傳輸閘電極PG2以及第一共用閘電極SG1及第二共用閘電極SG2可具有實質上相同的堆疊結構。閘電極PG1、PG2、SG1及SG2中的每一者可包括金屬閘極圖案117、位於金屬閘極圖案117與半導體基板100之間的閘極絕緣層111以及位於金屬閘極圖案117與閘極絕緣層111之間的第一阻障金屬圖案(barrier metal pattern)113。第二阻障金屬圖案115可進一步配置於第一阻障金屬圖案113與金屬閘極圖案117之間。第二阻障金屬圖案115可延伸至金屬閘極圖案117的兩個側壁上。閘極絕緣層(gate insulating layer)111可包括氧化物、氮化物、氮氧化物及/或高介電常數(high-k)材料(例如絕緣金屬氧化物，諸如氧化鉿(hafnium oxide)及/或氧化鋁)。金屬閘極圖案117可由金 屬材料(諸如鋁、鎢或鉬(molybdenum))來形成。第一阻障金屬圖案113以及第二阻障金屬圖案115可由導電金屬氮化物(諸如，氮化鎢(WN)、氮化鉭(TaN)、氮化鈦(TiN)及/或氮化鈦鋁(titanium-aluminum nitride,TiAlN))來形成。
摻質區域107可形成於主動部分ACT1、ACT2、ACT3及ACT4中的閘電極PG1、PG2、SG1及SG2的兩側。第一NMOS主動部分ACT1及第二NMOS主動部分ACT2中的摻質區域107可摻雜N型摻質，且第一PMOS主動部分ACT3及第二PMOS主動部分ACT4中的摻質區域107可摻雜P型摻質。
在一些實施例中，在半導體基板100上形成第一層間絕緣層(interlayer insulating layer)121之後，可形成第二阻障金屬圖案115以及金屬閘極圖案117。在半導體基板100上形成犧牲閘極圖案(sacrificial gate patterns)以及摻質區域107之後，可形成第一層間絕緣層121以覆蓋犧牲閘極圖案。可對第一層間絕緣層121進行平坦化，直至暴露出犧牲閘極圖案的頂表面為止。隨後，可移除犧牲閘極圖案，且接著可在藉由移除犧牲閘極圖案而形成的各空區域中形成第二阻障金屬圖案115以及金屬閘極圖案117。
舉例而言，第一層間絕緣層121可由以下各者中的一者來形成：高密度電漿(HDP)氧化物、四乙氧基矽烷(TEOS)、電漿增強型四乙氧基矽烷(PE-TEOS)、O3-四乙氧基矽烷(O3-TEOS)、未經摻雜的矽酸鹽玻璃(USG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、氟矽酸鹽玻璃 (fluoride silicate glass,FSG)、旋塗式玻璃(spin on glass,SOG)、東燃矽氮烷(tonen silazene,TOSZ)或其任一組合。
參照圖11A、圖11B及圖11C，可在第一層間絕緣層121上形成第二層間絕緣層123。在一些實施例中，第二層間絕緣層123可覆蓋金屬閘極圖案117的頂表面。
接著，如參照圖1所述，可在第二層間絕緣層123上依序形成第一有機罩幕層130以及第一無機罩幕層140。第一有機罩幕層130以及第一無機罩幕層140可構成第一硬式罩幕層。第一無機罩幕層140可由相對於第一有機罩幕層130具有蝕刻選擇性的材料來形成。第一無機罩幕層140可由不包括金屬的非金屬材料形成。舉例而言，第一無機罩幕層140可由基於矽的材料中的至少一者(諸如氧化矽層、氮化矽層、氮氧化矽層、碳氮化矽層以及多晶矽層)來形成。
隨後，如參照圖2及圖3所述，可對第一無機罩幕層140上的緩衝罩幕層進行圖案化，以形成緩衝罩幕圖案155。緩衝罩幕圖案155可為線狀的，且暴露出部分的第一無機罩幕層140。
在一些實施例中，緩衝罩幕圖案155可由相對於第一無機罩幕層140具有蝕刻選擇性的材料來形成。緩衝罩幕圖案155可由不包括金屬的非金屬材料形成。舉例而言，緩衝罩幕圖案155可由基於矽的材料中的至少一者(諸如氧化矽層、氮化矽層、氮氧化矽層、碳氮化矽層以及多晶矽層)來形成。此處的緩衝罩幕圖案155可由與第一無機罩幕層140不同的材料來形成。
在一些實施例中，若第一無機罩幕層140由氮化矽層及/或氮氧化矽層來形成，則緩衝罩幕圖案155可由氧化矽來形成。舉例而言，緩衝罩幕圖案155可由以下各者中的一者來形成：高密度電漿(HDP)氧化物、四乙氧基矽烷(TEOS)、電漿增強型四乙氧基矽烷(PE-TEOS)、O3-四乙氧基矽烷(O3-TEOS)、未經摻雜的矽酸鹽玻璃(USG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、旋塗式玻璃(SOG)、東燃矽氮烷(TOSZ)或其任一組合。在其他實施例中，若第一無機罩幕層140由氧化矽層來形成，則緩衝罩幕圖案155可由氮化矽及/或氮氧化矽來形成。
在一些實施例中，緩衝罩幕圖案155可為線狀的，並與半導體基板100中所界定的圖10A的主動部分ACT1、ACT2、ACT3及ACT4交叉。在平面圖中，緩衝罩幕圖案155可與圖10A的閘電極PG1、PG2、SG1及SG2重疊。或者，緩衝罩幕圖案155可配置為與圖10A的閘電極PG1、PG2、SG1及SG2交叉，且在平面圖中配置於主動部分ACT1、ACT2、ACT3及ACT4之間。
參照圖12A、圖12B及圖12C，如參照圖4所述，可在緩衝罩幕圖案155上形成第二有機罩幕圖案175以及第二無機罩幕圖案185。依序堆疊的第二有機罩幕圖案175以及第二無機罩幕圖案185可構成第二硬式罩幕圖案。
第二有機罩幕圖案175以及第二無機罩幕圖案185可與緩衝罩幕圖案155交叉，且在平面圖中具有與圖10A的主動部分ACT1、ACT2、ACT3及ACT4部分重疊的開口181。
在本實施例中，第二有機罩幕圖案175以及第二無機罩幕圖案185可覆蓋圖10A的第一PMOS主動部分ACT3與第二PMOS主動部分ACT4之間的區域。換言之，第二有機罩幕圖案175及第二無機罩幕圖案185可具有覆蓋元件隔離圖案105的第一PMOS主動部分ACT3與第二PMOS主動部分ACT4之間的遮蔽部分(shielding parts)。
隨後，將第二有機罩幕圖案175、第二無機罩幕圖案185以及緩衝罩幕圖案155用作蝕刻罩幕來蝕刻第一無機罩幕層140，以形成第一無機罩幕圖案145。此時，若第二無機罩幕圖案185由與第一無機罩幕圖案140相同的材料來形成，則可在蝕刻第一無機罩幕層140的製程期間，移除第二無機罩幕圖案185。
在形成第一無機罩幕圖案145之後，可藉由灰化製程來移除第二有機罩幕圖案175。
參照圖13A、圖13B及圖13C，如參照圖7所述，可將第一無機罩幕圖案145用作蝕刻罩幕來蝕刻第一有機罩幕層130，以形成第一有機罩幕圖案135。因此，第一有機罩幕圖案135可具有以矩陣形式佈置的開口。
可將第一有機罩幕圖案135用作蝕刻罩幕來各向異性地蝕刻第二層間絕緣層123以及第一層間絕緣層121，以形成暴露出摻質區域107的接觸孔(contact hole)CH。更詳細言之，可在閘電極PG1、PG2、SG1及SG2的兩側局部地形成接觸孔CH。
如上所述，可形成包括非金屬第一經間隔部分以及非金 屬第二經間隔部分的罩幕圖案，非金屬第一經間隔部分在下方目標層20上沿第一方向延伸(如圖7所示)，非金屬第二經間隔部分在下方目標層20上沿第二方向延伸(如圖7所示)，以在由交叉點界定的特定位置處與非金屬第一經間隔部分交叉。
如(例如)圖13B所繪示，因為罩幕圖案的第一經間隔部分以及第二經間隔部分包括非金屬材料，所以若用於移除罩幕圖案(用於形成接觸孔CH)的材料中有任何材料洩漏至直接鄰近的閘極結構中，則由於用於移除罩幕的非金屬部分的材料較不可能損壞閘極中的金屬，因此可減少對閘極結構的任何損壞。
參照圖14A、圖14B及圖14C，在形成接觸孔CH之後，可使用濕式及/或乾式蝕刻製程來依序進行移除緩衝罩幕圖案155、第一無機罩幕圖案145以及第一有機罩幕圖案135的製程。
在一些實施例中，因為緩衝罩幕圖案155、第一無機罩幕圖案145以及第一有機罩幕圖案135由非金屬材料來形成，所以蝕刻金屬材料的氣體或溶液不會用於移除緩衝罩幕圖案155、第一無機罩幕圖案145以及第一有機罩幕圖案135的製程中。因此，在移除緩衝罩幕圖案155、第一無機罩幕圖案145以及第一有機罩幕圖案135的製程中，可防止化學溶液滲透(permeating)包括金屬材料的閘電極。
同時，若緩衝罩幕圖案155由與第一層間絕緣層121以及第二層間絕緣層123相同的材料來形成，則可在各向異性地蝕刻第二層間絕緣層123以及第一層間絕緣層121的製程期間移除 緩衝罩幕圖案155，而無需額外的移除製程。
若第一無機罩幕圖案145由氮氧化矽來形成，則可使用濕式蝕刻製程或乾式清潔製程來移除第一無機罩幕圖案145。在一些實施例中，可將氟化氫溶液作為用於移除第一無機罩幕圖案145的濕式蝕刻製程的蝕刻劑。或者，可使用氨氣(NH3)以及氟化氫氣體來進行用於移除第一無機罩幕圖案145的乾式清潔製程。可藉由灰化製程及/或剝除製程來移除第一有機罩幕圖案135。
參照圖14A、圖14B及圖14C，在形成接觸孔CH之後，可在形成於主動部分ACT1、ACT2、ACT3及ACT4中的各摻質區域107表面上形成金屬矽化物層200。
在一些實施例中，金屬矽化物層200可包括以下各者中的至少一者：矽化鎳(Ni)層、矽化鈷(Co)層、矽化鎢(W)層、矽化鉭(Ta)層、矽化鈦(Ti)層、矽化鉿(Hf)層、矽化鎳鉭(nickel-tantalum(Ni-Ta)silicide)層以及矽化鎳鉑(Ni-Pt)層。
形成金屬矽化物層200可包括：在具有接觸孔CH的半導體基板100上形成金屬層；進行熱處理製程以使金屬層的金屬材料與半導體基板100的矽反應；以及移除未與矽反應的金屬層。在一些實施例中，在形成金屬層之後，可進一步在金屬層上形成覆蓋金屬層(capping metal layer)，且接著可進行熱處理製程以形成金屬矽化物層200。
金屬層可包括鎳(Ni)、鈷(Co)、鎢(W)、鉭(Ta)、鈦(Ti)以及鉿(Hf)中的一者。在一些實施例中，金屬層可為鎳層。鎳層可由 純鎳或鎳合金來形成。鎳合金可更含有以下各者中的至少一者：鉭(Ta)、鋯(Zr)、鈦(Ti)、鉿(Hf)、鎢(W)、鈷(Co)、鉑(Pt)、鉬(Mo)、鈀(Pd)、釩(V)以及鈮(Nb)。
在一些實施例中，在形成金屬矽化物層200之前，可在各接觸孔的側壁上形成絕緣間隙壁210。在形成金屬矽化物層200之後，絕緣層210可防止閘電極PG1、PG2、SG1及SG2被沿著第一層間絕緣層121與第二層間絕緣層123之間的界面滲透的用於移除未反應金屬層的溶液所損壞。
可在分別具有絕緣間隙壁(spacer)210的接觸孔CH中形成接觸插塞(contact plug)220。接觸插塞220可包括第一位元線插塞BLC1及第二位元線插塞BLC2、第一電源接觸插塞PVC1及第二電源接觸插塞PVC2、第一接地接觸插塞NVC1及第二接地接觸插塞NVC2、第一N型節點(node)插塞NSC1及第二N型節點插塞NSC2以及第一P型節點插塞PSC1及第二P型節點插塞PSC2，如圖14A所繪示，這些插塞形成於此一個SRAM晶胞UC中。
舉例而言，接觸插塞220可由以下各者中的至少一者來形成：經摻雜的半導體(例如經摻雜的矽)、金屬(例如鎢或鋁)、導電金屬氮化物(例如氮化鈦或氮化鉭或氮化鎢)、過渡金屬(例如鈦或鉭)以及半導體金屬化合物(例如金屬矽化物)。
參照圖15A、圖15B及圖15C，可分別在接觸插塞220上形成導電襯墊(conductive pad)230。舉例而言，導電襯墊230可包括以下各者中的至少一者：金屬(例如鎢或鋁)、導電金屬氮化物 (例如氮化鈦或氮化鉭，或氮化鎢)以及過渡金屬(例如鈦或鉭)。
在一些實施例中，形成導電襯墊230可包括形成第一連接襯墊(connection pad)ICP1以及第二連接襯墊ICP2。第一連接襯墊ICP1將第一N型節點插塞NSC1與第一P型節點插塞PSC1彼此電連接(electrically connect)。第二連接襯墊ICP2將第二N型節點插塞NSC2與第二P型節點插塞PSC2彼此電連接。
可在形成導電襯墊230的第二層間絕緣層123上形成第三層間絕緣層240。可在第三層間絕緣層240上形成第一局部內連線(local interconnection)IP1(250)以及第二局部內連線IP2(250)。第一局部內連線IP1(250)將第一共用閘電極SG1連接至圖9的第二上拉電晶體PU2以及第二下拉電晶體PD2的汲極，且第二局部內連線IP2(250)將第二共用閘電極SG2連接至圖9的第一上拉電晶體PU1以及第一下拉電晶體PD1的汲極。更詳細言之，第一局部內連線IP1(250)可經由上方接觸插塞245而電連接至第一連接襯墊ICP1以及第二共用閘電極SG2。第二局部內連線IP2(250)可經由上方接觸插塞245而電連接至第二連接襯墊ICP2以及第一共用閘電極SG1。
局部內連線250可包括以下各者中的至少一者：金屬(例如鎢或鋁)、導電金屬氮化物(例如氮化鈦或氮化鉭，或氮化鎢)以及過渡金屬(例如鈦或鉭)。
圖16為繪示包括使用根據本發明概念的一些實施例的製造方法而形成的半導體元件的電子系統的實例的示意性方塊圖。
參照圖16，根據本發明概念的實施例的電子系統1100可包括控制器1110、輸入/輸出(I/O)單元1120、記憶體元件1130、介面單元1140以及資料匯流排(data bus)1150。控制器1110、I/O單元1120、記憶體元件1130以及介面單元1140中的至少兩者可經由資料匯流排1150而彼此通信(communicate)。資料匯流排1150可對應於藉以傳輸電信號的路徑。
控制器1110可包括以下各者中的至少一者：微處理器、數位信號處理器、微控制器或其他邏輯元件。其他邏輯元件可具有類似於微處理器、數位信號處理器以及微控制器中的任一者的功能。I/O單元1120可包括小鍵盤(keypad)、鍵盤及/或顯示單元。記憶體元件1130可儲存資料及/或命令。記憶體元件1130可包括根據上述實施例的半導體元件中的至少一者。記憶體元件1130可更包括其他類型的半導體記憶體元件中的至少一者(例如磁性記憶體元件、相變記憶體元件、動態隨機存取記憶體(DRAM)元件及/或靜態隨機存取記憶體(SRAM)元件等)。介面單元1140可將資料傳輸至通信網路或可自通信網路接收資料。介面單元1140可無線地或藉由電纜來操作。舉例而言，介面單元1140可包括用於無線通信的天線或用於電纜通信的收發器(transceiver)。電子系統1100可更包括快速DRAM元件及/或快速SRAM元件，其充當用於改良控制器1110的操作的快取記憶體(cache memory)。
電子系統1100可應用於個人數位助理(PDA)、攜帶型電腦、平板電腦(web tablet)、無線電話、行動電話、數位音樂播放 器、記憶卡或其他電子產品。其他電子產品可無線地接收或傳輸資訊資料。
圖17為繪示包括使用根據本發明概念的一些實施例的製造方法而形成的半導體元件的記憶卡的實例的示意性方塊圖。
參照圖17，用於儲存大量資料的記憶卡1200可包括快閃記憶體元件1210。快閃記憶體元件1210可包括以根據本發明概念的實施例的半導體元件的技術應用的快閃記憶體元件。記憶卡1200可包括控制主機與快閃記憶體元件1210之間的資料通信的記憶體控制器1220。
SRAM元件1221可用作中央處理單元(CPU)1222的操作記憶體。主機介面單元1223可經設置以包括記憶卡1200與主機之間的資料通信協定(data communication protocol)。錯誤檢查與校正(error checking and correction,ECC)區塊1224可偵測並校正自快閃記憶體元件1210讀出的資料的一些錯誤。記憶體介面單元1225可與快閃記憶體元件1210介接(interface)。CPU 1222可控制用於記憶體控制器1220的資料交換的整體操作。記憶卡1200可更包括儲存程式碼資料以與主機介接的唯讀記憶體(ROM)元件。
雖然已參考實例實施例而描述了本發明概念，但熟習此項技術者將顯而易見的是，可進行各種改變及修改，而不偏離本發明概念的精神及範疇。因此，應理解上述實施例並非限制性而是說明性的。因此，本發明概念的範疇應由以下申請專利範圍及其等效物的最廣泛容許解釋來判定，且不應受以上的描述來約束 或限制。
10‧‧‧基板
20‧‧‧下方目標層
30‧‧‧第一有機罩幕層
40‧‧‧第一無機罩幕層
55‧‧‧緩衝罩幕圖案
75‧‧‧第二有機罩幕圖案
85‧‧‧第二無機罩幕圖案

Claims (26)

  1. 一種半導體元件的形成方法，所述方法包括：形成罩幕圖案，所述罩幕圖案包括非金屬第一經間隔部分以及非金屬第二經間隔部分，所述非金屬第一經間隔部分在下方目標層上沿第一方向延伸，所述非金屬第二經間隔部分在所述下方目標層上沿第二方向延伸，以在多個位置處與所述非金屬第一經間隔部分交叉，其中形成所述罩幕圖案包括：在所述下方目標層上形成第一硬式罩幕層，其中形成所述第一硬式罩幕層包括形成有機罩幕層以及在所述有機罩幕層上形成無機罩幕層；在所述第一硬式罩幕層上形成沿所述第二方向上延伸的非金屬緩衝圖案；在所述第一硬式罩幕層及所述非金屬緩衝圖案上形成沿所述第一方向上延伸的硬式罩幕圖案；使用所述硬式罩幕圖案作為蝕刻圖案來蝕刻所述第一硬式罩幕層，以移除由所述硬式罩幕圖案所暴露的所述無機罩幕層的部分，從而暴露所述有機罩幕層，並留下無機罩幕圖案在所述非金屬緩衝圖案之下且在所述硬式罩幕圖案之下；以及自所述非金屬緩衝圖案且自所述無機罩幕圖案移除所述硬式罩幕圖案；以及使用所述罩幕圖案來蝕刻所述下方目標層。
  2. 如申請專利範圍第1項所述的半導體元件的形成方法，其中蝕刻所述下方目標層更包括：在蝕刻所述下方目標層時，移除所述罩幕圖案的所述非金屬第二經間隔部分的上方部分。
  3. 如申請專利範圍第1項所述的半導體元件的形成方法，其中所述非金屬第一經間隔部分以及所述非金屬第二經間隔部分不含金屬。
  4. 如申請專利範圍第1項所述的半導體元件的形成方法，其中所述非金屬第一經間隔部分以及所述非金屬第二經間隔部分包括各別非金屬第一經間隔線狀部分以及非金屬第二經間隔線狀部分。
  5. 如申請專利範圍第1項所述的半導體元件的形成方法，其中形成所述硬式罩幕圖案包括：將所述硬式罩幕圖案形成為包括覆蓋在所述下方目標層之下的隔離區域且包括在所述非金屬緩衝圖案的直接鄰近部分之間延伸的部分。
  6. 如申請專利範圍第1項所述的半導體元件的形成方法，其中所述第一硬式罩幕層以及所述非金屬緩衝圖案相對於所述硬式罩幕圖案具有蝕刻選擇性。
  7. 如申請專利範圍第1項所述的半導體元件的形成方法，更包括：使用所述非金屬緩衝圖案以及所述無機罩幕圖案來蝕刻所述有機罩幕層的暴露部分，以暴露所述下方目標層的下伏部分，從 而形成所述罩幕圖案的所述非金屬第一經間隔部分以及所述非金屬第二經間隔部分。
  8. 如申請專利範圍第7項所述的半導體元件的形成方法，其中所述罩幕圖案的所述第二經間隔部分包括所述非金屬緩衝圖案。
  9. 如申請專利範圍第7項所述的半導體元件的形成方法，其中蝕刻所述下方目標層包括使用所述無機罩幕圖案、所述有機罩幕層以及所述非金屬緩衝圖案來各向異性地蝕刻所述下方目標層。
  10. 如申請專利範圍第9項所述的半導體元件的形成方法，更包括：自所述下方目標層移除所述罩幕圖案。
  11. 如申請專利範圍第10項所述的半導體元件的形成方法，更包括：在所述下方目標層的所述暴露部分上形成填充材料。
  12. 如申請專利範圍第1項所述的半導體元件的形成方法，其中所述非金屬第一經間隔部分經間隔開第一距離，且所述非金屬第二經間隔部分經間隔開不同於所述第一距離的第二距離。
  13. 如申請專利範圍第12項所述的半導體元件的形成方法，其中所述第二距離跨越所述下方目標層而變化。
  14. 如申請專利範圍第1項所述的半導體元件的形成方法，其中所述非金屬第一經間隔部分經間隔開第一距離，且所述非金 屬第二經間隔部分經間隔開等於所述第一距離的第二距離。
  15. 如申請專利範圍第1項所述的半導體元件的形成方法，其中所述半導體元件包括靜態隨機存取記憶體(SRAM)。
  16. 如申請專利範圍第1項所述的半導體元件的形成方法，更包括：在形成所述罩幕圖案之前形成閘電極，其中蝕刻下方目標層暴露出在所述下方目標層之下且與所述閘電極相關聯的主動區。
  17. 如申請專利範圍第1項所述的半導體元件的形成方法，其中所述非金屬第一經間隔部分以及所述非金屬第二經間隔部分分別包括非金屬第一經間隔線以及非金屬第二經間隔線，所述非金屬第一經間隔線以及所述非金屬第二經間隔線在彼此垂直的所述第一方向以及所述第二方向上延伸。
  18. 一種半導體元件的形成方法，所述方法包括：使用不含金屬的多層次罩幕網狀圖案來蝕刻下方目標層，以暴露基板的主動區，所述主動區鄰近於與主動區相關聯的金屬閘極結構，其中所述多層次罩幕網狀圖案包括於所述下方目標層上依序堆疊的第一罩幕圖案及第二罩幕圖案，其中所述第一罩幕圖案為網狀，且所述第一罩幕圖案包括在第一方向延伸的第一經間隔部分以及在第二方向上延伸的第二經間隔部分，所述第一方向不同於所述第二方向，其中所述第一罩幕圖案包括於所述下方目標層上依序堆疊的 第一有機罩幕圖案及第一無機罩幕圖案，且每一第一有機罩幕圖案及每一第一無機罩幕圖案為網狀，且其中所述第二罩幕圖案包括彼此間隔的線狀第二無機罩幕圖案，且覆蓋於相對應的所述第二經間隔部分的所述第一罩幕圖案並於第二方向上延伸。
  19. 如申請專利範圍第18項所述的半導體元件的形成方法，其中所述第一有機罩幕圖案以及所述第一無機罩幕圖案相對於所述金屬閘極結構具有高蝕刻選擇性。
  20. 如申請專利範圍第18項所述的半導體元件的形成方法，更包括：在蝕刻所述下方目標層時，移除所述多層次罩幕網狀圖案。
  21. 如申請專利範圍第18項所述的半導體元件的形成方法，其中所述第一經間隔部分以及所述第二經間隔部分經間隔開不同的量。
  22. 如申請專利範圍第18項所述的半導體元件的形成方法，其中所述第一經間隔部分以及所述第二經間隔部分經間隔開相等的量。
  23. 一種半導體元件的形成方法，包括：在基板上的介電層中形成包括金屬的閘極結構，所述閘極結構與所述基板中的目標結構相關聯；在所述介電層上形成非金屬罩幕圖案；以及使用所述非金屬罩幕圖案來蝕刻所述介電層，以暴露所述目 標結構，其中所述非金屬罩幕圖案為網狀，其中，所述非金屬罩幕圖案包括於所述介電層上依序堆疊的有機罩幕圖案以及無機罩幕圖案，且每一有機罩幕圖案及每一無機罩幕圖案為網狀，其中所述無機罩幕圖案為單一結構，且所述無機罩幕圖案包括第一無機罩幕圖案，其中所述第一無機罩幕圖案包括沿第一方向延伸的非金屬第一經間隔部分以及沿第二方向延伸的非金屬第二經間隔部分，所述第一方向不同於所述第二方向，且其中所述非金屬罩幕圖案更包括位於所述第一無機罩幕圖案上的線狀第二無機罩幕圖案，所述線狀第二無機罩幕圖案彼此間隔，且覆蓋於所述第一無機罩幕圖案的相對應的所述非金屬第二經間隔部分並於第二方向上延伸。
  24. 如申請專利範圍第23項所述的半導體元件的形成方法，其中所述非金屬罩幕圖案相對於所述金屬具有相對高的蝕刻選擇性。
  25. 如申請專利範圍第23項所述的半導體元件的形成方法，其中所述非金屬罩幕圖案相對於所述介電層具有相對低的蝕刻選擇性。
  26. 如申請專利範圍第23項所述的半導體元件的形成方法，其中蝕刻所述介電層更包括：在蝕刻所述介電層的同時，移除所述非金屬罩幕圖案。
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