KR101926418B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 서로 이격된 활성부들을 갖는 반도체 기판을 준비하는 것; 상기 활성부들이 형성된 상기 반도체 기판 상에 하부막 및 제 1 하드 마스크막을 차례로 형성하는 것; 상기 제 1 하드 마스크막 상에 상기 활성부들을 가로지르는 라인 형상의 버퍼 마스크 패턴들을 형성하는 것; 상기 버퍼 마스크 패턴들을 가로지르며 상기 활성부들의 상부 부분들을 노출시키는 개구부들을 갖는 제 2 하드 마스크 패턴을 형성하는 것; 상기 버퍼 마스크 패턴들 및 상기 제 2 하드 마스크 패턴을 식각 마스크로 이용하여, 상기 제 1 하드 마스크막을 식각하여 오프닝들을 형성하는 것; 및 상기 오프닝들이 형성된 상기 제 1 하드 마스크막을 이용하여, 상기 하부막을 식각함으로써, 상기 활성부들을 국소적으로 노출시키는 콘택 홀들을 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법{method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 더블 패터닝 기술(double patterning technology)을 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 발전함에 따라, 반도체 소자의 특성에 대한 요구치가 증가되고 있다. 예컨대, 보다 빠르게 동작하는 반도체 소자에 대한 요구가 증가되고 있으며, 및/또는 우수한 신뢰성을 갖는 반도체 소자에 대한 요구가 증가되고 있다. 하지만, 반도체 소자의 고집적화 경향으로 반도체 소자 내 패턴들이 점점 미세해지고 있다. 선폭의 감소로 인하여, 고속화된 반도체 소자 및/또는 우수한 신뢰성을 갖는 반도체 소자의 구현이 점점 어려워지고 있다.
본원 발명이 해결하고자 하는 과제는 더블 패터닝 기술을 이용한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 서로 이격된 활성부들을 갖는 반도체 기판을 준비하는 것; 상기 활성부들이 형성된 상기 반도체 기판 상에 하부막 및 제 1 하드 마스크막을 차례로 형성하는 것; 상기 제 1 하드 마스크막 상에 상기 활성부들을 가로지르는 라인 형상의 버퍼 마스크 패턴들을 형성하는 것; 상기 버퍼 마스크 패턴들을 가로지르며 상기 활성부들의 상부 부분들을 노출시키는 개구부들을 갖는 제 2 하드 마스크 패턴을 형성하는 것; 상기 버퍼 마스크 패턴들 및 상기 제 2 하드 마스크 패턴을 식각 마스크로 이용하여, 상기 제 1 하드 마스크막을 식각하여 오프닝들을 형성하는 것; 및 상기 오프닝들이 형성된 상기 제 1 하드 마스크막을 이용하여, 상기 하부막을 식각함으로써, 상기 활성부들을 국소적으로 노출시키는 콘택 홀들을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 제 1 하드 마스크막, 상기 버퍼 마스크 패턴들, 및 제 2 하드 마스크 패턴은 금속 물질을 함유하지 않는 비금속 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 버퍼 마스크 패턴들은 상기 제 1 및 제 2 하드 마스크 패턴들에 식각 선택성을 갖는 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 하부막을 식각하는 동안, 상기 버퍼 마스크 패턴들이 제거될 수 있다.
일 실시예에 따르면, 상기 제 1 하드 마스크막 및 상기 제 2 하드 마스크 패턴을 형성하는 것은, 유기 마스크막 및 무기 마스크막을 차례로 적층하는 것을 포함한다.
일 실시예에 따르면, 상기 버퍼 마스크 패턴들은 상기 무기 마스크막에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 하부막을 형성하기 전에, 상기 활성부들 상에 금속 물질을 포함하는 게이트 전극들을 형성하는 것을 더 포함하며, 상기 콘택 홀들은, 상기 게이트 전극들 양측의 상기 활성부들을 국소적으로 노출시킬 수 있다.
일 실시예에 따르면, 상기 콘택 홀들을 형성한 후, 상기 오프닝들이 형성된 상기 제 1 하드 마스크막을 제거하는 것; 상기 콘택 홀들에 노출된 상기 활성부들 표면에 금속 실리사이드막을 형성하는 것; 및 상기 콘택 홀들 내에 상기 금속 실리사이드막과 접촉되는 콘택 플러그들을 형성하는 것을 더 포함한다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 하부막 상에, 제 1 하드 마스크막을 형성하는 것; 상기 제 1 하드 마스크막 상에 라인 형상의 버퍼 마스크 패턴들을 형성하는 것; 상기 버퍼 마스크 패턴들을 가로지르는 제 2 하드 마스크 패턴들을 형성하는 것; 상기 버퍼 마스크 패턴들 및 상기 제 2 하드 마스크 패턴들을 이용하여, 상기 제 1 하드 마스크막을 식각함으로써 상기 하부막을 노출시키는 오프닝들을 형성하는 것; 상기 오프닝들이 형성된 상기 제 1 하드 마스크막을 이용하여 상기 하부막을 식각함으로써 콘택 홀들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 따르면, 서로 교차하는 마스크 패턴들을 형성하여 하부막에 2차원적으로 배열된 콘택 홀들을 형성할 수 있다. 여기서, 마스크 패턴들은 금속 물질을 함유하지 않는 비금속 물질들로 형성되므로, 마스크 패턴들을 제거하는 공정시 금속 물질로 이루어진 반도체 소자들이 손상(attack)되는 것을 방지할 수 있다.
도 1 내지 도 8은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 순서대로 나타내는 사시도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 단위 셀을 나타내는 회로도이다.
도 10a 내지 15a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 10b 내지 15b는 도 10a 내지 15a의 I-I' 선을 따라 자른 단면들이다.
도 10c 내지 15c는 도 10a 내지 15a의 II-II' 선을 따라 자른 단면들이다.
도 16은 본 발명의 일 실시예에 따른 제조 방법 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 17은 본 발명의 실시예들에 따른 제조 방법 이용하여 형성된 반도체 소자를 포함하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는'포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다. 도 1 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순서대로 나타내는 사시도들이다.
도 1을 참조하면, 기판(10) 상에 하부막(20), 제 1 유기 마스크막(30), 제 1 무기 마스크막(40), 및 버퍼 마스크막(50)을 차례로 형성한다.
하부막(20)은 반도체 물질, 도전 물질, 절연 물질 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 하부막(20)이 반도체 물질로 이루어진 경우, 하부막(20)은 기판(10) 또는 에피택셜층일 수도 있다. 예를 들어, 하부막(20)이 도전 물질로 이루어진 경우, 하부막(20)은 도핑된 폴리실리콘, 금속 실리사이드, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 하부막(20)이 절연 물질로 이루어진 경우, 하부막(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전(low-k) 물질로 이루어질 수 있다. 이에 더하여, 하부막(20)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 또한, 하부막(20)은 적층된 복수개의 절연막들을 포함할 수 있으며, 적층된 절연막들 사이에 도전막 또는 반도체막을 포함할 수 있다. 또한, 하부막(20)은 반도체 패턴, 도전 패턴 및 절연 패턴 중 적어도 어느 하나를 포함할 수 있다.
제 1 유기 마스크막(30)은 하부막(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 1 유기 마스크막(30)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막(SOH layer)은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 제 1 유기 마스크막(30)은 비감광성(non-photo sensitivity) 물질막일 수 있다. 제 1 유기 마스크막(30)은 스핀-온-코팅(spin on coating) 방법을 이용하여 형성될 수 있다.
제 1 무기 마스크막(40)은 제 1 유기 마스크막(30)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 무기 마스크막(40)은 제 1 유기 마스크막(30)에 대해 약 10:1 이상의 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 제 1 무기 마스크막(40)은 금속을 함유하지 않는 비금속 물질로 형성될 수 있다. 예를 들어, 제 1 무기 마스크막(40)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막, 폴리실리콘막 등과 같은 실리콘 함유 물질 중에서 선택되는 적어도 어느 하나의 물질로 이루어질 수 있다.
버퍼 마스크막(50)은 제 1 무기 마스크막(40)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 버퍼 마스크막(50)은 제 1 무기 마스크막(40)에 대해 약 10:1 이상의 식각 선택비를 갖는 물질로 형성될 수 있다. 버퍼 마스크막(50)은 금속을 함유하지 않는 비금속 물질로 형성될 수 있다. 예를 들어, 버퍼 마스크막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막, 폴리실리콘막 등과 같은 실리콘 함유 물질 중에서 선택되는 적어도 어느 하나의 물질로 이루어지되, 제 1 무기 마스크막(40)과 다른 물질일 수 있다.
일 실시예에 따르면, 제 1 무기 마스크막(40)이 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 경우, 버퍼 마스크막(50)은 실리콘 산화막으로 형성될 수 있다. 예를 들어, 버퍼 마스크막(50)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), 및 USG(Undoped Silicate Glass) 중에서 선택될 수 있다. 다른 실시예에 따르면, 제 1 무기 마스크막(40)이 실리콘 산화막으로 형성될 경우, 버퍼 마스크막(50)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 2를 참조하면, 버퍼 마스크막(50)을 패터닝하기 위한 포토레지스트 패턴들(63)이 버퍼 마스크막(50) 상에 형성될 수 있다. 포토레지스트 패턴들(63)은 라인 형상으로 형성될 수 있다.
포토레지스트 패턴들(63)을 형성하는 것은, 버퍼 마스크막(50) 상에 레지스트 물질을 도포하여 포토 레지스트층을 형성하고, 포토 레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 일 실시예에 따르면, 포토 레지스트층에 라인 앤드 스페이스(line and space) 패턴을 형성하기 위한 포토리소그래피 공정이 수행될 수 있다.
한편, 포토레지스트 패턴들(63)과 버퍼 마스크막(50) 사이에 반사 방지 패턴(61)이 형성될 수 있다. 반사 방지 패턴(61)은 버퍼 마스크막(50)에 대해 식각 선택비를 가지며, 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 반사 방지 패턴(61)은 유기 화합물 또는 무기 화합물로 이루어질 수 있다. 일 실시예에 따르면, 반사 방지 패턴(61)은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다.
도 3을 참조하면, 포토레지스트 패턴들(63) 및 반사 방지 패턴들(61)을 이용하여, 버퍼 마스크막(50)을 식각한다. 버퍼 마스크막(50)을 식각할 때, 제 1 무기 마스크막(40)은 식각 정지막으로 이용될 수 있다. 이에 따라, 버퍼 마스크 패턴들(55)이 제 1 무기 마스크막(40) 상에 형성될 수 있으며, 버퍼 마스크 패턴들(55)은 소정 간격 이격되어 배치되며 서로 평행하는 라인 형태일 수 있다.
일 실시예에 따르면, 버퍼 마스크 패턴들(55)은 동일한 선폭을 갖되, 인접하는 버퍼 마스크 패턴들(55) 간의 간격이 다를 수 있다. 다른 실시예에 따르면, 버퍼 마스크 패턴들의 선폭 및 간격이 동일할 수도 있다.
버퍼 마스크 패턴들(55)을 형성한 후에, 포토레지스트 패턴들(63) 및 반사 방지 패턴들(61)은 애싱(ashing) 공정에 의해 제거될 수 있다.
도 4를 참조하면, 버퍼 마스크 패턴들(55)을 가로지르는 제 2 유기 마스크 패턴들(75) 및 제 2 무기 마스크 패턴들(85)이 형성될 수 있다.
상세하게, 제 2 유기 마스크 패턴들(75) 및 제 2 무기 마스크 패턴들(85)을 형성하는 것은, 버퍼 마스크 패턴들(55)이 형성된 제 1 무기 마스크막(40) 상에 제 2 유기 마스크막 및 제 2 무기 마스크막을 차례로 적층하는 것, 버퍼 마스크 패턴들(55)을 가로지르는 포토레지스트 패턴들(미도시)을 형성하는 것, 포토레지스트 패턴들을 이용하여 제 2 무기 마스크막을 식각함으로써 제 2 무기 마스크 패턴들(85)을 형성하는 것, 및 제 2 무기 마스크 패턴들(85)을 이용하여 제 2 유기 마스크막을 식각하는 것을 포함한다.
여기서, 제 2 유기 마스크 패턴들(75)은 버퍼 마스크 패턴들(55) 및 제 1 무기 마스크막(40)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 2 유기 마스크 패턴들(75)은 제 1 유기 마스크막(30)과 동일한 물질로 형성될 수 있다. 예를 들어, 제 2 유기 마스크 패턴들(75)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막(SOH layer)은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 제 2 유기 마스크 패턴들(75)은 비감광성(non-photo sensitivity) 물질막일 수 있다. 제 2 유기 마스크 패턴들(75)은 스핀-온-코팅(spin on coating) 방법을 이용하여 형성될 수 있다. 이와 같은 제 2 유기 마스크막을 식각하는 공정은, 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 사용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다.
제 2 무기 마스크 패턴들(85)은 제 2 유기 마스크 패턴들(75)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 2 무기 마스크 패턴들(85) 은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택될 수 있다. 일 실시예에 따르면, 제 2 무기 마스크 패턴들(85)은 제 1 무기 마스크막(40)과 동일한 물질로 형성될 수 있다.
이와 같이 형성된 제 2 유기 마스크 패턴들(75) 및 제 2 무기 마스크 패턴들(85)은, 버퍼 마스크 패턴들(55)의 일부분들과 제 1 무기 마스크막(40)의 일부분들을 노출시킬 수 있다.
도 5를 참조하면, 버퍼 마스크 패턴들(55)과, 제 2 유기 마스크 패턴들(75)을 식각 마스크로 이용하여, 제 1 무기 마스크막(40)을 식각한다. 이에 따라, 제 1 유기 마스크막(30)의 소정 영역들을 노출시키는 제 1 무기 마스크 패턴(45)이 형성될 수 있다.
제 1 무기 마스크막(40)을 식각하는 것은, 제 1 유기 마스크막, 버퍼 마스크 패턴들(55) 및 제 2 유기 마스크 패턴들(75)의 식각을 최소화하면서, 제 1 무기 마스크막(40)에 대해 식각 선택성을 갖는 식각 가스가 이용될 수 있다.
이와 같이, 제 1 무기 마스크막(40)을 식각함에 따라, 2차원적으로 배열된 개구부들을 갖는 제 1 무기 마스크 패턴(45)이 형성될 수 있다. 여기서, 개구부들의 폭은 소정 영역들에서 서로 다를 수 있다.
일 실시예에서, 제 1 무기 마스크막(40)과, 제 2 제 1 무기 마스크 패턴들(85)이 동일한 물질로 형성된 경우, 제 1 무기 마스크막(40)을 식각하는 동안 제 2 무기 마스크 패턴들(85)이 제거될 수 있다. 이와 달리, 제 1 무기 마스크 패턴(45)을 형성한 후에, 제 2 유기 마스크 패턴들(75)을 제거하는 공정이 수행될 수도 있다.
이어서, 제 2 유기 마스크 패턴들(75) 및 제 2 무기 마스크 패턴들(85)이 애싱 공정에 의해 제거될 수 있다. 이에 따라, 도 6에 도시된 바와 같이, 버퍼 마스크 패턴들(55)의 상면들이 노출될 수 있으며, 버퍼 마스크 패턴들(55) 사이의 제 1 무기 마스크 패턴(45)의 일부분들이 노출될 수 있다.
도 7을 참조하면, 제 1 무기 마스크 패턴(45)을 이용하여 제 1 유기 마스크막(도 6의 30참조)을 이방성 식각하여 제 1 유기 마스크 패턴(35)을 형성한다. 제 1 유기 마스크막을 식각하는 공정은, 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 사용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다.
제 1 유기 마스크막(30)을 이방성 식각함에 따라, 제 1 무기 마스크 패턴(45)이 제 1 유기 마스크막(30)으로 전사될 수 있다. 이에 따라, 하부막(20)의 소정 영역들을 노출시키는 오프닝들(OP)을 갖는 제 1 유기 마스크 패턴(35)이 형성될 수 있다.
이와 같이, 제 1 유기 마스크 패턴(35)들을 형성하는 식각 공정에서, 제 1 무기 마스크 패턴(45)과 버퍼 마스크 패턴들(55)은 제 1 유기 마스크막(30)에 대해 약 10: 1 이상의 높은 식각 선택비를 가질 수 있다. 이에 따라, 제 1 무기 마스크 패턴(45)과 버퍼 마스크 패턴들(55)은 두께를 유지하면서, 하부 및 상부 마스크 패턴들(45, 55)보다 두꺼운 제 1 유기 마스크막(30)이 식각될 수 있다.
이어서, 제 1 유기 마스크 패턴(35)을 식각 마스크로 이용하여 하부막(20)이 식각될 수 있다. 즉, 제 1 유기 마스크 패턴(35)에 형성된 오프닝들(OP)이 하부막(20)에 전사됨으로써, 하부막(20)에 매트릭스 형태로 배열된 홀들이 형성될 수 있다. 즉, 도 8에 도시된 바와 같이, 격자(또는 그물망) 형상의 상면을 갖는 하부 패턴(25)이 형성될 수 있다. 한편, 하부 패턴(25)과 버퍼 마스크 패턴들(도 7의 55 참조)이 동일한 물질로 이루어진 경우, 하부막(20)을 식각하는 공정에서 버퍼 마스크 패턴들(55)이 제거될 수 있다.
하부 패턴(25)에 형성되는 홀들의 평면적은 도 3 및 도 4를 참조하여 설명된 버퍼 마스크 패턴들(55) 및 제 2 무기 마스크 패턴들(85)의 피치와 선폭에 따라 달라질 수 있다. 이에 따라, 인접하는 홀들의 직경이 서로 다를 수 있다. 즉, 직경이 서로 다른 홀들이 하부 패턴(25)에 형성될 수 있다.
하부 패턴(25)을 형성한 후, 도 7에 도시된 제 1 무기 마스크 패턴(45)을 제거하는 공정 및 제 1 유기 마스크 패턴(35)을 제거하는 공정이 수행될 수 있다. 상세하게, 제 1 무기 마스크 패턴(45)이 실리콘 산질화물로 형성된 경우, 습식 식각 공정 또는 건식 세정 공정을 사용하여 제거될 수 있다. 일 실시예에서, 제 1 무기 마스크 패턴(45)을 제거하기 위한 습식 식각 공정은 불산 용액(hydrogen fluoride solution)을 식각 용액(etchnat)으로 사용할 수 있다. 이와는 달리, 제 1 무기 마스크 패턴(45)을 제거하기 위한 건식 세정 공정은 암모니아(NH3) 가스 및 불산(hydrogen fluoride) 가스를 사용하여 진행될 수 있다. 그리고, 제 1 유기 마스크 패턴(35)은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
이어서, 도 8을 참조하면, 하부 패턴(25) 상에 홀들을 채우는 충전막(filling layer)이 형성될 수 있다. 여기서, 충전막은 하부 패턴(25)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 도전 물질, 반도체 물질 또는 절연 물질일 수 있다. 이어서, 하부 패턴(25)이 노출되도록 충전막을 평탄화함에 따라, 홀들 내에 미세 패턴들(90)이 형성될 수 있다. 미세 패턴들(90)은 홀들의 직경에 따라, 서로 다른 폭을 가질 수 있다. 또한, 미세 패턴들(90) 간의 간격들이 다르게 형성될 수도 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 본 발명의 다른 실시예에 따르면, 반도체 소자로서, 에스램(SRAM) 소자의 제조 방법에 대해 설명한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 단위 셀을 나타내는 회로도이다.
에스램 소자에 대해 간단히 설명하면, 도 9에 도시된 바와 같이, 하나의 에스램 셀은 제 1 및 제 2 패스 트랜지스터들(PT1, PT2; pass transistors), 제 1 및 제 2 플업 트랜지스터들(PU1, PU2; pull-up transistors), 제 1 및 제 2 풀다운 트랜지스터들(PD1, PD2; pull-down transistors)을 포함할 수 있다. 여기서, 제 1 및 제 2 패스 트랜지스터들(PT1, PT2)과 제 1 및 제 2 풀다운 트랜지스터들(PD1, PD2)은 NMOS 트랜지스터일 수 있으며, 제 1 및 제 2 풀업 트랜지스터들(PU1, PU2)은 PMOS 트랜지스터일 수 있다.
제 1 풀업 트랜지스터(PU1)와 제 1 풀다운 트랜지스터(PD1)는 제 1 인버터(first inverter)를 구성할 수 있으며, 제 2 풀업 트랜지스터(PU2)와 제 2 풀다운 트랜지스터(PD2)는 제 2 인버터(second inverter)를 구성할 수 있다.
제 1 풀업 트랜지스터(PU1)의 소오스는 전원 라인(VDD)에 연결될 수 있으며, 제 1 풀다운 트랜지스터(PD1)의 소오스는 접지 라인(VSS)에 연결될 수 있다. 제 1 풀업 트랜지스터(PU1)의 드레인 및 제 1 풀다운 트랜지스터(PD1)의 드레인은 서로 연결되며, 제 1 인버터의 출력단(N1)에 해당할 수 있다. 제 1 풀업 및 제 1 풀다운 트랜지스터들(PU1, PD1)의 게이트들은 서로 연결되며, 제 1 인버터의 입력단(N2)에 해당할 수 있다.
제 2 풀업 트랜지스터(PU2)의 소오스는 전원 라인(VDD)에 연결될 수 있으며, 제 2 풀다운 트랜지스터(PD2)의 소오스는 접지 라인(VSS)에 연결될 수 있다. 제 2 풀업 트랜지스터(PU2)의 드레인 및 제 2 풀다운 트랜지스터(PD2)의 드레인은 서로 연결되며, 제 2 인버터의 출력단(N2)에 해당할 수 있다. 제 2 풀업 및 제 2 풀다운 트랜지스터들(PU2, PD2)의 게이트들은 서로 연결되며, 제 2 인버터의 입력단(N1)에 해당할 수 있다.
제 1 및 제 2 인버터들은 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. 즉, 제 1 풀업 및 제 1 풀다운 트랜지스터들(PU1, PD1)의 게이트들은 제 2 인버터의 출력단(N2)에 연결될 수 있으며, 제 2 풀업 및 제 2 풀다운 트랜지스터들(PU2, PD2)의 게이트들은 제 1 인버터의 출력단(N1)에 연결될 수 있다.
또한, 제 1 인버터의 출력단(N1)에 제 1 패스 트랜지스터(PT1)의 소오스가 연결되며, 제 2 인버터의 출력단(N2)에 제 2 패스 트랜지스터(PT2)의 소오스가 연결될 수 있다.
제 1 패스 트랜지스터(PT1)의 드레인은 제 1 비트 라인(BL1)에 연결될 수 있으며, 제 2 패스 트랜지스터(PT2)의 드레인은 제 2 비트 라인(BL2)에 연결될 수 있다. 그리고, 제 1 및 제 2 패스 트랜지스터들(PT1, PT2)의 게이트들에는 워드 라인(WL)이 연결될 수 있다.
이하, 도 10a, 도 10b 및 도 10c 내지 도 15a, 도 15b 및 도 15c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 10a 내지 15a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 10b 내지 15b는 도 10a 내지 15a의 I-I' 선을 따라 자른 단면들이다. 도 10c 내지 15c는 도 10a 내지 15a의 II-II' 선을 따라 자른 단면들이다.
도 10a, 도 10b 및 도 10c를 참조하면, 반도체 기판(100)은 제 1 및 제 2 N형 웰(N-type well) 영역들(10, 30)과, 제 1 및 제 2 N형 웰 영역들(10, 30) 사이의 P형 웰(P-type well) 영역(20)을 포함한다. P형 웰 영역(20)은 제 1 및 제 2 N형 웰 영역들(10,30)과 PN 접합될 수 있다.
일 실시예에 따르면, 하나의 에스램 셀(UC)은 제 1 및 제 2 NMOS 활성부들(ACT1, ACT2)과 제 1 및 제 2 PMOS 활성부들(ACT3, ACT4)을 포함한다.
상세하게, 제 1 및 제 2 PMOS 활성부들(ACT3, ACT4)은 제 1 NMOS 활성부(ACT1)와 제 2 NOMS 활성부(ACT2) 사이에 배치될 수 있다. 제 1 및 제 2 NMOS 활성부들(ACT1, ACT2)은 일방향(즉, x축 방향)으로 연장된 라인 형태일 수 있다. 제 1 및 제 2 PMOS 활성부들(ACT3, ACT4)은 평면적 관점에서, 제 1 및 제 2 NMOS 활성부들(ACT1, ACT2)보다 짧은 바(bar) 형상을 가질 수 있다. 제 1 및 제 2 PMOS 활성부들(ACT3, ACT4)은 x축 방향으로 서로 나란히 배치되되, 끝단 부분들이 y축 방향으로 서로 엇갈리게 배치될 수 있다.
이에 더하여, 하나의 에스램 셀(UC)은 제 1 및 제 2 공유 게이트 전극들(SG1, SG2)과, 제 1 및 제 2 패스 게이트 전극(PG1, PG2)들을 포함한다. 일 실시예에 따르면, 제 1 공유 게이트 전극(SG1)은 제 1 NMOS 활성부(ACT1)와 제 1 PMOS 활성부(ACT3)를 가로질러 배치될 수 있다. 제 2 공유 게이트 전극(SG2)은 제 2 NMOS 활성부(ACT2)와 제 2 PMOS 활성부(ACT4)를 가로질러 배치될 수 있다. 제 1 패스 게이트 전극(PG1)은 제 1 공유 게이트 전극(SG1)과 이격되어 제 1 NMOS 활성부(ACT1)를 가로질러 배치되며, 제 2 패스 게이트 전극(PG2)은 제 2 공유 게이트 전극(SG2)과 이격되어 제 2 NMOS 활성부(ACT2)를 가로질러 배치될 수 있다. 또한, 평면적 관점에서, 제 1 및 제 2 공유 게이트 전극들(SG1, SG2)은 서로 사선 방향에 배치되며, 제 1 및 제 2 패스 게이트 전극들(PG1, PG2)은 서로 사선 방향에 배치될 수 있다.
제 1 패스 게이트 전극(PG1) 일측의 제 1 NMOS 활성부(ACT1) 내에 제 1 비트라인 불순물 영역이 형성될 수 있으며, 제 1 공유 게이트 전극(SG1) 일측의 제 1 NMOS 활성부(ACT1) 내에 제 1 접지 불순물 영역이 형성될 수 있다. 또한, 제 1 패스 게이트 전극(PG1)과 제 1 공유 게이트 전극(SG1) 사이의 제 1 NMOS 활성부(ACT1) 내에 제 1 공유 불순물 영역이 형성될 수 있다. 이와 유사하게, 제 2 패스 게이트 전극(PG2) 일측의 제 2 NMOS 활성부(ACT2) 내에 제 2 비트라인 불순물 영역이 형성될 수 있으며, 제 2 공유 게이트 전극(SG2) 일측의 제 2 NMOS 활성부(ACT2) 내에 제 2 접지 불순물 영역이 형성될 수 있다. 또한, 제 2 패스 게이트 전극(PG2)과 제 2 공유 게이트 전극(SG2) 사이의 제 2 NMOS 활성부(ACT2) 내에 제 2 공유 불순물 영역이 형성될 수 있다. 제 1 및 제 2 비트라인 불순물 영역들, 제 1 및 제 2 접지 불순물 영역들, 및 제 1 및 제 2 공유 불순물 영역들은 n형 도펀트로 도핑된다.
제 1 공유 게이트 전극(SG1) 일측의 제 1 PMOS 활성부(ACT3) 내에 제 1 드레인 불순물 영역이 형성되며, 제 1 공유 게이트 전극(SG1) 타측의 제 1 PMOS 활성부(ACT3) 내에 제 1 전원 불순물 영역이 형성될 수 있다. 이와 유사하게, 제 2 공유 게이트 전극(SG2) 일측의 제 2 PMOS 활성부(ACT4) 내에 제 2 드레인 불순물 영역이 형성되며, 제 2 공유 게이트 전극(SG2) 타측의 제 2 PMOS 활성부(ACT4) 내에 제 2 전원 불순물 영역이 형성될 수 있다. 제 1 및 제 2 드레인 불순물 영역들과, 제 1 및 제 2 전원 불순물 영역들은 p형 도펀트로 도핑된다.
보다 상세하게, 도 10a, 도 10b 및 도 10c를 참조하면, 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 반도체 기판(100)의 소정 영역에 n형 불순물을 도핑하여 제 1 및 제 2 N형 웰 영역들이 형성될 수 있으며, 제 1 및 제 2 N형 웰 영역들 사이에 p형 불순물을 도핑하여 P형 웰 영역이 형성될 수 있다.
소자 분리 패턴(105)은 제 1 및 제 2 NMOS 활성부들(ACT1, ACT2)과 제 1 및 제 2 PMOS 활성부들(ACT3, ACT4)을 정의한다. 소자분리 패턴(107)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
제 1 및 제 2 패스 게이트 전극들(PG1, PG2) 및 제 1 및 제 2 공유 게이트 전극들(SG1, SG2)은 실질적으로 동일한 구조를 가질 수 있다. 상세하게, 게이트 전극들(PG1, PG2, SG1, SG2)은 반도체 기판(100) 상의 금속 게이트 패턴(117), 금속 게이트 패턴(117)과 반도체 기판(100) 사이의 게이트 절연막(111), 및 금속 게이트 패턴(117)과 게이트 절연막(111) 사이의 제 1 배리어 금속 패턴(113)이 개재될 수 있다. 이에 더하여, 제 1 배리어 금속 패턴(113)과 금속 게이트 패턴(117) 사이에 제 2 배리어 금속 패턴(115)이 개재될 수 있으며, 제 2 배리어 금속 패턴(115)은 금속 게이트 패턴(117)의 양측벽으로 연장될 수 있다. 여기서, 게이트 절연막(111)은 산화물, 질화물, 산화질화물 및/또는 고유전물(ex, 산화하프늄, 산화알루미늄 등과 같은 절연성 금속 산화물 등) 등을 포함할 수 있다. 금속 게이트 패턴(117)은 알루미늄, 텅스텐 또는 몰리브덴 등의 금속 물질로 이루어질 수 있다. 제 1 및 제 2 배리어 금속 패턴들(113, 115)은 텅스텐질화막(WN), 탄탈늄질화막(TiN), 티타늄질화막(TaN) 또는 티타늄알루미늄질화막(TiAlN) 등의 도전성 금속 질화물로 이루어질 수 있다.
게이트 전극들(PG1, PG2, SG1, SG2) 양측에 불순물이 도핑된 불순물 영역들(107)이 형성될 수 있다. 불순물 영역들(107)은 제 1 및 제 2 NMOS 활성부들(ACT1, ACT2) 내에서 N형 불순물로 도핑되며, 제 1 및 제 2 PMOS 활성부들(ACT3, ACT4) 내에서 P형 불순물로 도핑된다.
일 실시예들에 따르면, 반도체 기판(100) 상에 제 1 층간 절연막(121)을 형성한 후에, 제 2 금속 배리어 패턴(115) 및 금속 게이트 패턴(117)이 형성될 수 있다. 보다 상세히 설명하면, 반도체 기판(100) 상에 희생 게이트 패턴들(미도시) 및 불순물 영역들(107)을 형성한 후에, 희생 게이트 패턴들(미도시)을 덮는 제 1 층간 절연막(121)이 형성될 수 있다. 제 1 층간 절연막(121)은 희생 게이트 패턴들(미도시)의 상부면까지 평탄화될 수 있다. 이어서, 희생 게이트 패턴들(미도시)을 제거하고, 희생 게이트 패턴들(미도시)이 제거된 영역에 제 2 금속 배리어 패턴(115) 및 금속 게이트 패턴(117)이 형성될 수 있다.
제 1 층간 절연막(121)은, 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 제 1 층간 절연막(121) 상에 제 2 층간 절연막(123)이 형성될 수 있다. 일 실시예에서, 제 2 층간 절연막(123)은 금속 게이트 패턴들(117)의 상부면들을 덮을 수 있다.
이후, 제 2 층간 절연막(123) 상에, 도 1을 참조하여 설명한 것처럼, 제 1 유기 마스크막(130) 및 제 1 무기 마스크막(140)을 차례로 형성한다. 여기서, 제 1 무기 마스크막(140)은 제 1 유기 마스크막(130)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 1 무기 마스크막(140)은 금속을 함유하지 않는 비금속 물질로 형성될 수 있다. 예를 들어, 제 1 무기 마스크막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막, 폴리실리콘막 등과 같은 실리콘 함유 물질 중에서 선택되는 적어도 어느 하나의 물질로 이루어질 수 있다.
이어서, 도 2 및 도 3을 참조하여 설명한 것처럼, 제 1 무기 마스크막(40) 상의 버퍼 마스크막을 패터닝하여 버퍼 마스크 패턴들(155)을 형성한다. 버퍼 마스크 패턴들(155)은 라인 형상으로 형성될 수 있으며, 제 1 무기 마스크막(140)의 일부분들을 노출시킬 수 있다.
일 실시예에 따르면, 버퍼 마스크 패턴들(155)은 제 1 무기 마스크막(140)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 그리고, 제 1 무기 마스크막(40)은 금속을 함유하지 않는 비금속 물질로 형성될 수 있다. 예를 들어, 버퍼 마스크 패턴들(155) 은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막, 폴리실리콘막 등과 같은 실리콘 함유 물질 중에서 선택되는 적어도 어느 하나의 물질로 이루어지되, 제 1 무기 마스크막(140)과 다른 물질일 수 있다.
일 실시예에 따르면, 제 1 무기 마스크막(140)이 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 경우, 버퍼 마스크 패턴들(155)은 실리콘 산화막으로 형성될 수 있다. 예를 들어, 버퍼 마스크 패턴들(155)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 다른 실시예에 따르면, 제 1 무기 마스크막(140)이 실리콘 산화막으로 형성될 경우, 버퍼 마스크막(50)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
일 실시예에 따르면, 버퍼 마스크 패턴들(155)은 반도체 기판(100)에 정의된 활성부들(도 10a의 ACT1, ACT2, ACT3, ACT4 참조)을 가로지르는 라인 형상일 수 있다. 그리고, 평면적 관점에서, 버퍼 마스크 패턴들(155)은 게이트 전극들(도 10a의 PG1, PG2, SG1, SG2 참조)과 오버랩(overlap)될 수 있다. 이와 달리, 버퍼 마스크 패턴들(155)은 게이트 전극들(도 10a의 PG1, PG2, SG1, SG2 참조)을 가로지르는 방향으로 배치될 수 있으며, 평면적 관점에서 활성부들(도 10a의 ACT1, ACT2, ACT3, ACT4 참조) 사이에 배치될 수도 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 버퍼 마스크 패턴들(155) 상에, 도 4을 참조하여 설명한 것처럼, 제 2 유기 마스크 패턴들(175) 및 제 2 무기 마스크 패턴들(185)을 형성한다.
상세하게, 제 2 유기 마스크 패턴들(175) 및 제 2 하드 마스크 패턴들(185)은 버퍼 마스크 패턴들(155)을 가로지르며, 평면적 관점에서 상기 활성부들(도 10a의 ACT1, ACT2, ACT3, ACT4 참조)의 상부 부분들을 노출시키는 개구부들(181)을 가질 수 있다.
한편, 이 실시예에 따르면, 제 2 유기 마스크 패턴들(175) 및 제 2 무기 마스크 패턴들(185)은 제 1 및 제 2 PMOS 활성부들(도 10a의 ACT3, ACT4 참조) 사이를 덮을 수 있다. 다시 말해, 제 2 유기 마스크 패턴(175) 및 제 2 하드 마스크 패턴(185)은 PMOS 활성부들(도 10a의 ACT3, ACT4 참조) 사이의 소자 분리 패턴(105)의 상부를 덮는 차단부들을 가질 수 있다.
이어서, 도 5를 참조여 설명한 것처럼, 제 2 유기 마스크 패턴(175) 및 제 2 무기 마스크 패턴들(185)과, 버퍼 마스크 패턴들(155)을 식각 마스크로 이용하여, 제 1 무기 마스크 패턴(145)을 형성한다. 여기서, 제 2 무기 마스크 패턴(185)이 제 1 무기 마스크막(140)과 동일한 물질로 형성된 경우, 제 2 무기 마스크 패턴(185)이 제거될 수 있다.
제 1 무기 마스크 패턴(145)을 형성한 후, 제 2 유기 마스크 패턴(175)은 애싱 공정에 의해 제거될 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 도 7을 참조하여 설명한 것처럼, 제 1 무기 마스크 패턴(145)을 식각 마스크로 이용하여 제 1 유기 마스크 패턴(135)을 형성한다. 이에 따라, 매트릭스 형태로 배열된 개구부들을 갖는 제 1 유기 마스크 패턴(135)이 형성될 수 있다.
이어서, 제 1 유기 마스크 패턴(135)을 이용하여 제 1 및 제 2 층간 절연막들(121, 123)을 이방성 식각한다. 이에 따라, 불순물 영역들(107)을 노출시키는 콘택홀들(CH)이 형성될 수 있다. 구체적으로, 콘택 홀들(CH)은 게이트 전극들(도 10a의 PG1, PG2, SG1, SG2 참조) 양측에 국소적으로 형성될 수 있다.
이어서, 콘택 홀들(CH)을 형성한 후에, 도 14a, 도 14b, 및 도 14c를 참조하면, 습식 또는 건식 식각 공정을 이용하여 버퍼 마스크 패턴(155), 제 1 무기 마스크 패턴(145) 및 제 1 유기 마스크 패턴(135)을 제거하는 공정이 차례로 수행될 수 있다.
일 실시예에 따르면, 버퍼 마스크 패턴(155), 제 1 무기 마스크 패턴(145) 및 제 1 유기 마스크 패턴(135)이 금속을 함유하지 않는 물질들로 형성되므로, 버퍼 마스크 패턴(155), 제 1 무기 마스크 패턴(145) 및 제 1 유기 마스크 패턴(135)을 제거하는 공정에서 금속 물질을 식각하는 가스나 용약이 사용되지 않는다. 따라서, 버퍼 마스크 패턴(155), 제 1 무기 마스크 패턴(145) 및 제 1 유기 마스크 패턴(135)을 제거하는 공정에서, 금속 물질들을 포함하는 게이트 전극들로 화학 용액이 침투하여 게이트 전극들이 손실되는 것을 방지할 수 있다.
한편, 버퍼 절연막 패턴들(155)이 제 1 및 제 2 층간 절연막들(121, 123)과 동일한 물질로 형성된 경우, 버퍼 절연막 패턴들(155)은 별도의 제거 공정 없이, 제 1 및 제 2 층간 절연막들(121, 123)을 이방성 식각할 때, 제거될 수도 있다.
이에 더하여, 제 1 무기 마스크 패턴(145)이 실리콘 산질화물로 형성된 경우, 습식 식각 공정 또는 건식 세정 공정을 사용하여 제거될 수 있다. 일 실시예에서, 제 1 무기 마스크 패턴(145)을 제거하기 위한 습식 식각 공정은 불산 용액(hydrogen fluoride solution)을 식각 용액(etchnat)으로 사용할 수 있다. 이와는 달리, 제 1 무기 마스크 패턴(145)을 제거하기 위한 건식 세정 공정은 암모니아(NH3) 가스 및 불산(hydrogen fluoride) 가스를 사용하여 진행될 수 있다. 그리고, 제 1 유기 마스크 패턴(135)은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 콘택 홀들을 형성한 후, 활성부들(ACT1, ACT2, ACT3, ACT4) 내에 형성된 불순물 영역들(107) 표면에 금속 실리사이드막(200)이 형성될 수 있다.
일 실시예에서, 금속 실리사이드막은 니켈(Ni) 실리사이드막, 코발트(Co) 실리사이드막, 텅스텐(W) 실리사이드막, 탄탈(Ta) 실리사이드막, 티타늄(Ti) 실리사이드막, 하프늄(Hf) 실리사이드막, 니켈탄탈(NiTa) 실리사이드막 및 니켈백금(NiPt) 실리사이드막 중에서 선택된 어느 하나일 수 있다.
상세하게, 금속 실리사이드막(200)을 형성하는 공정은, 콘택홀들이 형성된 결과물 상에 금속막을 형성하는 것과, 금속 물질과 실리콘을 반응시키는 열처리 공정을 수행하는 것과, 실리콘과 반응하지 않은 금속막을 제거하는 것을 포함한다. 다른 실시예에 따르면, 금속막을 형성한 후, 금속막 상에 캡핑용 금속막(미도시)을 더 형성하고 열처리하여 금속 실리사이드막이 형성될 수도 있다.
여기서, 금속막은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 및 하프늄(Hf) 중에서 선택된 적어도 어느 하나일 수 있다. 일 실시예에 따르면, 금속막은 니켈막일 수 있으며, 니켈막은 순수 니켈 또는 니켈 합금일 수 있다. 그리고, 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 그룹에서 선택된 적어도 어느 하나를 함유할 수 있다.
한편, 일 실시예에 따르면, 금속 실리사이드막(200)기 전에, 콘택 홀들의 측벽을 덮는 절연 스페이서(210)가 형성될 수 있다. 절연 스페이서(210)는 금속 실리사이드막(200)을 형성한 후, 미반응 금속막을 제거하는 용액이 제 1 및 제 2 층간 절연막들(121, 124) 간의 계면을 따라 침투되어, 게이트 전극들(PG1, PG2, SG1, SG2)이 손실되는 것을 방지할 수 있다.
이어서, 절연 스페이서(210)가 형성된 콘택 홀들 내에 콘택 플러그들(220)을 형성한다. 상세하게, 하나의 에스램 셀(UC) 내에, 도 14a에 도시된 것처럼, 제 1 및 제 2 비트라인 플러그들 (BLC1, BLC2), 제 1 및 제 2 전원 콘택 플러그들(PVC1, PVC2), 제 1 및 제 2 접지 콘택 플러그들(NVC1, NVC2), 제 1 및 제 2 n형 노드 플러그들(NSC1, NSC2), 제 1 및 제 2 p형 노드 플러그들(PSC1, PSC2)이 형성될 수 있다.
콘택 플러그들(220)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄, 질화 텅스텐 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 반도체-금속 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 각각의 콘택 플러그들(220) 상에 도전 패드들(230)을 형성한다. 도전 패드들(230)은 예를 들어, 금속(ex, 텅스텐, 알루미늄 등), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄, 질화텅스텐 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 도전 패드들(230)을 형성하는 것은, 제 1 연결 패드(ICP1) 및 제 2 연결 패드(ICP)를 형성하는 것을 포함할 수 있다. 제 1 연결 패드(ICP1)는 제 1 n형 노드 플러그(NSC1) 및 제 1 p형 노드 플러그들(PSC1)를 전기적으로 연결한다. 제 2 연결 패드(ICP2)는 제 2 n형 노드 플러그(NSC2) 및 제 2 p형 노드 플러그들(PSC2)를 전기적으로 연결한다.
이와 같이, 도전 패드들(230)이 형성된 제 2 층간 절연막(123) 상에 제 3 층간 절연막(240)이 형성될 수 있다.
제 3 층간 절연막(240) 상에 제 1 공유 게이트 전극(SG1)과 제 2 풀업 및 풀다운 트랜지스터들(도 9의 PU2, PD2 참조)의 드레인 전극들을 연결하는 제 1 국소 연결 배선(IP1(250))과, 제 2 공유 게이트 전극(SG2)과 제 1 풀업 및 풀다운 트랜지스터들(도 9의 PU1, PD1 참조)의 드레인 전극들을 연결하는 제 2 국소 연결 배선(IP2(250))이 제 3 층간 절연막(240) 상에 형성될 수 있다. 보다 상세하게, 제 1 국소 연결 배선(IP1(250))은 상부 콘택 플러그(245)를 통해 제 1 연결 패드(ICP1)와 제 2 공유 게이트 전극(SG2)에 접속될 수 있다. 제 2 국소 연결 배선(IP2(250))은 상부 콘택 플러그(245)를 통해 제 2 연결 패드(ICP2)와 제 1 공유 게이트 전극(SG1)에 접속될 수 있다.
국소 연결 배선들(250)은 금속(ex, 텅스텐, 알루미늄 등), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄, 질화텅스텐 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 제조 방법 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 15를 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17은 본 발명의 실시예들에 따른 제조 방법 이용하여 형성된 반도체 소자를 포함하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 이격된 활성부들을 갖는 반도체 기판을 준비하는 것;
    상기 활성부들이 형성된 상기 반도체 기판 상에 하부막 및 제 1 하드 마스크막을 차례로 형성하는 것;
    상기 제 1 하드 마스크막 상에 상기 활성부들을 가로질러 제 1 방향으로 연장되는 라인 형상의 버퍼 마스크 패턴들을 형성하는 것;
    상기 버퍼 마스크 패턴들을 가로질러 제 2 방향으로 연장되며 상기 활성부들과 중첩되는 개구부들을 갖는 제 2 하드 마스크 패턴을 형성하되, 상기 제 2 하드 마스크 패턴은 상기 제 1 하드 마스크막의 일부분들과 접촉하는 것;
    상기 버퍼 마스크 패턴들 및 상기 제 2 하드 마스크 패턴을 식각 마스크로 이용하여, 상기 제 1 하드 마스크막을 식각함으로써, 오프닝들을 갖는 제 1 하드 마스크 패턴을 형성하되, 상기 제 1 하드 마스크 패턴은 제 1 방향으로 연장되며 서로 이격되는 제 1 부분들 및 상기 제 1 부분들을 가로질러 제 2 방향으로 연장되는 제 2 부분들을 포함하되, 상기 제 1 하드 마스크 패턴은 상기 제 1 및 제 2 부분들에서 동일한 높이를 갖는 것; 및
    상기 제 1 하드 마스크 패턴을 이용하여, 상기 하부막을 식각함으로써, 상기 활성부들을 국소적으로 노출시키는 콘택 홀들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 하드 마스크막, 상기 버퍼 마스크 패턴들, 및 제 2 하드 마스크 패턴은 금속 물질을 함유하지 않는 비금속 물질로 이루어진 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 버퍼 마스크 패턴들은 상기 제 1 및 제 2 하드 마스크 패턴들에 식각 선택성을 갖는 물질로 형성되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부막을 식각하는 동안, 상기 버퍼 마스크 패턴들이 제거되는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 하드 마스크 패턴은 차례로 적층된 제 1 유기 마스크 패턴 및 제 1 무기 마스크 패턴을 포함하고,
    상기 제 2 하드 마스크 패턴은 차례로 적층된 제 2 유기 마스크 패턴 및 제 2 무기 마스크 패턴을 포함하되,
    상기 버퍼 마스크 패턴들은 상기 제 1 및 제 2 무기 마스크 패턴들에 대해 식각 선택성을 갖는 물질로 형성되는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 유기 마스크 패턴들은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성되는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 1 및 제 2 무기 마스크 패턴들은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 폴리실리콘막 중에서 선택되는 적어도 어느 하나로 형성되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부막을 형성하기 전에, 상기 활성부들 상에 금속 물질을 포함하는 게이트 전극들을 형성하는 것을 더 포함하며,
    상기 콘택 홀들은, 상기 게이트 전극들 양측의 상기 활성부들을 국소적으로 노출시키는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 콘택 홀들을 형성한 후, 상기 오프닝들이 형성된 상기 제 1 하드 마스크막을 제거하는 것;
    상기 콘택 홀들에 노출된 상기 활성부들 표면에 금속 실리사이드막을 형성하는 것; 및
    상기 콘택 홀들 내에 상기 금속 실리사이드막과 접촉되는 콘택 플러그들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 하부막 상에, 제 1 하드 마스크막을 형성하는 것;
    상기 제 1 하드 마스크막 상에 라인 형상의 버퍼 마스크 패턴들을 형성하는 것;
    상기 제 1 하드 마스크막 상에서 상기 버퍼 마스크 패턴들을 가로지르는 제 2 하드 마스크 패턴들을 형성하는 것;
    상기 버퍼 마스크 패턴들 및 상기 제 2 하드 마스크 패턴들을 이용하여, 상기 제 1 하드 마스크막을 식각함으로써 상기 하부막을 노출시키는 오프닝들을 갖는 제 1 하드 마스크 패턴을 형성하되, 상기 제 1 하드 마스크 패턴은 제 1 방향으로 연장되며 서로 이격되는 제 1 부분들 및 상기 제 1 부분들을 가로질러 제 2 방향으로 연장되는 제 2 부분들을 포함하며, 상기 제 1 부분들 및 상기 제 2 부분들은 동일한 두께를 갖는 것; 및
    상기 제 1 하드 마스크 패턴을 이용하여 상기 하부막을 식각함으로써 콘택 홀들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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