KR20120001339A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

Info

Publication number
KR20120001339A
KR20120001339A KR1020100062078A KR20100062078A KR20120001339A KR 20120001339 A KR20120001339 A KR 20120001339A KR 1020100062078 A KR1020100062078 A KR 1020100062078A KR 20100062078 A KR20100062078 A KR 20100062078A KR 20120001339 A KR20120001339 A KR 20120001339A
Authority
KR
South Korea
Prior art keywords
pattern
spacer
forming
region
mask pattern
Prior art date
Application number
KR1020100062078A
Other languages
English (en)
Inventor
민재호
이성수
김기정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100062078A priority Critical patent/KR20120001339A/ko
Priority to US13/170,620 priority patent/US8617998B2/en
Publication of KR20120001339A publication Critical patent/KR20120001339A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Abstract

본 발명 개념은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 더욱 구체적으로는 협폭의 패턴을 형성하기 위한 스페이서에 대하여 이방성 식각을 2단계로 실시하는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다. 본 발명 개념의 반도체 소자의 미세 패턴 형성 방법을 이용하면, 오정렬 마진이 대폭 개선되고 패턴 불량이 발생할 가능성이 낮아 비용 효율적인 방법으로 반도체 소자의 미세 패턴을 정밀하게 형성할 수 있다.

Description

반도체 소자의 미세 패턴 형성 방법 {Method of forming a micropattern for semiconductor devices}
본 발명 개념은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 오정렬 마진이 대폭 개선되고 패턴 불량이 발생할 가능성이 낮은 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
포토리소그래피 공정이 갖는 해상도 한계를 극복하기 위하여 소위 더블 패터닝(double patterning) 방법이 제안되었다. 그러나, 아직도 더블 패터닝 방법을 적용함에 있어서 개선될 부분이 많이 있다.
본 발명 개념이 이루고자 하는 기술적 과제는 오정렬 마진이 대폭 개선되고 패턴 불량이 발생할 가능성이 낮은 반도체 소자의 미세 패턴 형성 방법을 제공하는 것이다.
본 발명 개념의 일 실시예는 상기 기술적 과제를 이루기 위하여 협폭의 패턴이 형성될 제 1 영역과 광폭의 패턴이 형성될 제 2 영역을 포함하는 기판을 제공하는 단계; 상기 기판 상에 제 1 하드마스크 물질막을 제공하는 단계; 상기 제 1 영역에 협폭의 몰드 마스크 패턴을 형성하는 단계; 상기 제 2 영역에 광폭의 몰드 마스크 패턴을 형성하는 단계; 상기 협폭의 몰드 마스크 패턴의 측벽에 제 1 스페이서를 형성하는 단계; 상기 광폭의 몰드 마스크 패턴의 측벽에 제 2 스페이서를 형성하는 단계; 상기 협폭의 몰드 마스크 패턴, 광폭의 몰드 마스크 패턴, 제 1 스페이서 및 제 2 스페이서를 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 식각하는 단계; 상기 협폭의 몰드 마스크 패턴을 제거하는 단계; 및 상기 제 1 스페이서를 식각 마스크로 하여, 상기 협폭의 몰드 마스크 패턴을 제거하는 단계의 결과 노출된 상기 제 1 하드마스크 물질막을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법을 제공한다. 여기서, 상기 제 1 하드마스크 물질막과 상기 제 1 스페이서는 식각 선택성을 갖는 상이한 물질로 이루어질 수 있다.
특히, 상기 협폭의 몰드 마스크 패턴의 상부 표면의 높이와 상기 광폭의 몰드 마스크 패턴의 상부 표면의 높이는 실질적으로 동일할 수 있다.
또, 상기 반도체 소자의 미세 패턴 형성 방법은 광폭의 몰드 마스크 패턴을 제거하는 단계를 더 포함할 수 있다. 나아가, 상기 반도체 소자의 미세 패턴 형성 방법은 상기 제 1 영역을 노출시키는 블로킹 물질막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 영역에 협폭의 몰드 마스크 패턴을 형성하는 단계와 상기 제 2 영역에 광폭의 몰드 마스크 패턴을 형성하는 단계는 하나의 단일 단계에서 동시에 이루어질 수 있다.
또한, 상기 광폭의 몰드 마스크 패턴 중 일부는 상기 협폭의 몰드 마스크 패턴과 일체로 연결되도록 형성될 수 있다. 이 때, 상기 광폭의 몰드 마스크 패턴 중 다른 일부는 상기 협폭의 몰드 마스크 패턴과 연결되지 않도록 제 2 영역에만 형성될 수 있다.
또한, 상기 제 1 스페이서 및 상기 제 2 스페이서는 상호 연결되어서 루프 형상의 스페이서를 이룰 수 있다. 이 경우, 상기 반도체 소자의 미세 패턴 형성 방법은 상기 루프 형상의 스페이서를 2개로 분리하기 위하여 상기 제 1 스페이서의 일부와 상기 제 2 스페이서의 일부를 제거하는 단계를 더 포함할 수 있다.
특히, 상기 기판은 메모리 셀 영역, 주변회로 영역 및 이들 사이에 위치하는 접속 영역을 포함하고, 상기 제 1 영역은 상기 메모리 셀 영역 내에 포함되고, 상기 제 2 영역은 상기 접속 영역 내에 포함될 수 있다. 이 때, 상기 협폭의 몰드 마스크 패턴은 상기 메모리 셀 영역으로부터 상기 접속 영역까지 연장되도록 형성되고, 상기 광폭의 몰드 마스크 패턴은 상기 메모리 셀 영역, 주변회로 영역 및 접속 영역에 각각 형성될 수 있다.
본 발명 개념의 다른 실시예는 상기 기술적 과제를 이루기 위하여 협폭의 패턴이 형성될 제 1 영역과 광폭의 패턴이 형성될 제 2 영역을 포함하는 기판을 제공하는 단계; 상기 기판 상에 제 1 하드마스크 물질막을 제공하는 단계; 상기 제 1 영역에 협폭의 몰드 마스크 패턴과 그의 측벽에 형성된 제 1 스페이서를 형성하는 단계; 상기 제 2 영역에 광폭의 몰드 마스크 패턴과 그의 측벽에 형성된 제 2 스페이서를 형성하는 단계; 상기 제 1 스페이서 및 상기 제 2 스페이서의 외부의 제 1 하드마스크 물질막을 식각하는 단계; 상기 제 1 스페이서 내부의 제 1 하드마스크 물질막을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법을 제공한다.
특히, 상기 반도체 소자의 미세 패턴 형성 방법은 상기 제 1 스페이서 내부의 제 1 하드마스크 물질막을 식각하는 단계 이전에, 상기 협폭의 몰드 마스크 패턴을 제거하는 단계를 더 포함할 수 있다. 나아가, 상기 반도체 소자의 미세 패턴 형성 방법은 상기 광폭의 몰드 마스크 패턴을 제거하는 단계를 더 포함할 수 있다. 또한, 상기 반도체 소자의 미세 패턴 형성 방법은 상기 제 1 영역을 노출시키는 블로킹 물질막을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 협폭의 몰드 마스크 패턴을 제거하는 단계와 상기 광폭의 몰드 마스크 패턴을 제거하는 단계는 하나의 단일 단계에서 동시에 이루어질 수 있다.
특히, 상기 제 1 스페이서 내부의 제 1 하드마스크 물질막을 식각하는 단계에서 상기 기판은 상기 제 1 스페이서 내부의 제 1 하드마스크 물질막에 비하여 실질적으로 식각되지 않을 수 있다.
본 발명 개념의 또 다른 실시예는 상기 기술적 과제를 이루기 위하여 협폭의 패턴이 형성될 제 1 영역과 광폭의 패턴이 형성될 제 2 영역을 포함하는 기판을 제공하는 단계; 상기 기판 상에 제 1 하드마스크 물질막을 제공하는 단계; 상기 제 1 영역에 협폭의 몰드 마스크 패턴을 형성하는 단계; 상기 제 2 영역에 광폭의 몰드 마스크 패턴을 형성하는 단계; 상기 협폭의 몰드 마스크 패턴의 측벽에 제 1 스페이서를 형성하는 단계; 상기 광폭의 몰드 마스크 패턴의 측벽에 제 2 스페이서를 형성하는 단계; 상기 협폭의 몰드 마스크 패턴, 광폭의 몰드 마스크 패턴, 제 1 스페이서 및 제 2 스페이서를 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 이방성 식각하는 단계; 상기 협폭의 몰드 마스크 패턴 및 광폭의 몰드 마스크 패턴을 제거하는 단계; 상기 제 1 영역을 노출시키는 블로킹 물질막을 형성하는 단계; 상기 블로킹 물질막 및 제 1 스페이서를 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 이방성 식각하는 단계; 상기 블로킹 물질막을 제거하는 단계; 및 상기 제 1 스페이서, 제 2 스페이서 및 상기 제 1 하드마스크 물질막을 식각 마스크로 하여 상기 기판을 이방성 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법을 제공한다.
본 발명 개념의 반도체 소자의 미세 패턴 형성 방법을 이용하면, 오정렬 마진이 대폭 개선되고 패턴 불량이 발생할 가능성이 낮아 비용 효율적인 방법으로 반도체 소자의 미세 패턴을 정밀하게 형성할 수 있다.
도 1은 본 발명 개념에 따른 미세 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
도 2는 도 1의 셀 어레이의 예시적인 구조를 설명하기 위한 회로도이다.
도 3은 본 발명 개념에 따른 반도체 소자의 미세 패턴 형성 방법에 따라 구현될 수 있는 반도체 소자의 구성을 부분적으로 예시한 평면도이다.
도 4a 및 도 4b 내지 도 14a 및 도 14b는 본 발명 개념의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명 개념에 따른 미세 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템(50)을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 반도체 소자의 메모리 시스템(50)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비할 수 있다.
상기 메모리 콘트롤러(20)는 호스트(10)와 플래시 메모리(30) 사이의 인터페이스 역할을 하며, 버퍼 메모리(22)를 포함할 수 있다. 도시하지는 않았으나, 상기 메모리 콘트롤러(20)는 CPU(central processing unit), ROM(read only memory), RAM(random access memory) 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(34), 페이지 버퍼(36), 비트라인 선택회로(38), 데이터 버퍼(42), 및 제어 유닛(44)을 더 포함할 수 있다.
상기 호스트(10)로부터 데이터 및 쓰기 명령(write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령(read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ... , WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1개의 워드 라인(WL0, WL1, ... , WLn)을 선택하거나, 비트 라인(BL0, BL1, ... , BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ... , BLm)을 통해 셀 어레이(32)와 연결된다.
도 2는 상기 셀 어레이(32)의 예시적인 구조를 설명하기 위한 회로도이다. 도 2를 참조하면, 상기 셀 어레이(32)는 복수의 메모리 셀로 이루어지는 메모리 셀 블록(32A)을 복수개 포함할 수 있으며, 상기 메모리 셀 블록(32A)은 비트 라인(BL0, BL1, ... , BLm)과 공통 소스 라인(CSL) 사이에 형성되는 복수의 셀 스트링(90)을 포함한다. 상기 셀 스트링(60)은 직렬로 연결된 복수의 메모리 셀(92)들을 포함한다. 1개의 셀 스트링(90)에 포함되어 있는 복수의 메모리 셀(92)의 게이트 전극들은 각각 서로 다른 워드 라인(WL0, WL1, ... , WLn)에 접속된다. 상기 셀 스트링(90)의 양단에는 각각 접지 선택 라인(GSL)에 연결되어 있는 접지 선택 트랜지스터(94)와, 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터(96)가 배치되어 있다. 상기 접지 선택 트랜지스터(94) 및 스트링 선택 트랜지스터(96)는 복수의 메모리 셀(92)과 비트 라인(BL0, BL1, ... , BLm) 및 공통 소스 라인(CSL) 사이의 전기적인 연결을 제어한다. 상기 복수의 셀 스트링(90)에 걸쳐서 1개의 워드 라인(WL0, WL1, ... , WLn)에 연결된 메모리 셀들은 페이지 단위 또는 바이트 단위를 형성한다.
통상의 낸드(NAND) 플래시 메모리 소자에서 상기 워드 라인(WL0, WL1, ... , WLn)에는 상기 워드 라인(WL0, WL1, ... , WLn)을 디코더(34)에 연결시키기 위한 콘택 패드가 상호 연결되어 일체로 형성된다. 이와 같이 워드 라인에 연결되는 콘택 패드는 상기 워드 라인(WL0, WL1, ... , WLn)과 동시에 형성할 필요가 있다. 또한, 낸드 플래시 메모리 소자의 경우, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 주변회로용 트랜지스터 들과 같은 상대적으로 광폭(wider width)인 저밀도 패턴들을 그보다 협폭(narrower width)인 워드 라인(WL0, WL1, ... , WLn)과 동시에 형성할 필요가 있다.
도 3은 본 발명 개념에 따른 반도체 소자의 미세 패턴 형성 방법에 따라 구현될 수 있는 반도체 소자의 구성을 부분적으로 예시한 평면도이다. 도 3에는, 낸드 플래시 메모리 소자의 메모리 셀 영역(300A)의 일부와, 상기 메모리 셀 영역(300A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 디코더와 같은 외부 회로(미도시)에 연결시키기 위한 접속 영역(300B)의 일부와, 주변회로 영역(300C)의 일부의 레이아웃이 예시되어 있다.
도 3을 참조하면, 상기 메모리 셀 영역(300A)에는 복수의 메모리 셀 블록(340)이 형성되어 있다. 도 3에는 1개의 메모리 셀 블록(340)만을 도시하였다. 상기 메모리 셀 블록(340)에는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)과의 사이에 1개의 셀 스트링(90, 도 2 참조)을 구성하는 데 필요한 복수의 도전 라인(301, 302, ... , 332)이 제 1 방향(도 3에서 x 방향)으로 상호 평행하게 연장되어 있다. 상기 복수의 도전 라인(301, 302, ... , 332)은 각각 상기 메모리 셀 영역(300A) 및 접속 영역(300B)에 걸쳐서 연장되어 있다.
상기 복수의 도전 라인(301, 302, ... , 332)을 디코더와 같은 외부 회로(미도시)에 연결시키기 위하여, 상기 접속 영역(300B)에서 상기 복수의 도전 라인(301, 302, ... , 332) 각각의 일단에는 복수의 콘택 패드(352)가 상기 복수의 도전 라인(301, 302, ... , 332)과 각각 일체로 형성되어 있다.
도 3에는 접속 영역(300B)에서 상기 복수의 도전 라인(301, 302, ..., 332)의 말단 부분이 상기 제 1 방향에 직교하는 제2 방향 (도 3에서 y 방향)을 따라 연장되어 있는 것으로 예시되어 있다. 그러나, 본 발명 개념은 도 3에 예시된 구성에만 적용되는 것은 아니다. 본 발명 개념의 사상의 범위 내에서 상기 복수의 도전 라인(301, 302, ..., 332) 및 콘택 패드(352)의 구성에 대한 다양한 변형 및 변경이 가능하다.
주변회로 영역(300C)에는 주변회로용 도전 패턴(372)이 형성되어 있다.
도 3에서, 상기 복수의 도전 라인(301, 302, ..., 332), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 콘택 패드(352), 및 주변회로용 도전 패턴(372)은 모두 상호 동일한 물질로 이루어질 수 있다. 상기 복수의 도전 라인(301, 302, ..., 332)은 각각 상기 메모리 셀 영역(300A)에서 복수의 메모리 셀을 구성하는 워드 라인일 수 있다. 상기 주변회로용 도전 패턴(372)은 주변회로용 트랜지스터의 게이트 전극을 구성할 수 있다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 각각 상기 복수의 도전 라인(301, 302, ..., 332)의 폭(W1) 보다 더 큰 폭(W2, W3)을 가질 수 있다.
다른 예로서, 상기 복수의 도전 라인(301, 302, ..., 332)은 메모리 셀 영역(300A)에서 메모리 셀을 구성하는 비트 라인일 수 있다. 이 경우, 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 생략될 수도 있다.
도 3에는 1개의 메모리 셀 블록(340)에서 복수의 도전 라인(301, 302, ..., 332)이 32개의 도전 라인을 포함하는 것으로 도시되어 있으나, 본 발명 개념의 사상의 범위 내에서 1개의 메모리 셀 블록(340)은 다양한 수의 도전 라인을 포함할 수 있다.
다음에, 본 발명 개념의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법에 대하여 구체적인 예를 들어 상세히 설명한다.
도 4a 및 도 4b 내지 도 14a 및 도 14b는 본 발명 개념의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 4a 내지 도 14a는 각각 도 3의 "IV" 로 표시된 장방형 부분의 평면도들이고, 도 4b 내지 도 14a는 각각 도 3의 "IV" 로 표시된 장방형 부분 중에서 A - A' 선, B - B' 선, 및 C - C' 선에 따르는 단면들에 대응되는 각 부분의 단면도들이다.
도 4a 및 도 4b를 참조하면, 먼저 메모리 셀 영역(300A)과, 접속 영역(300B)과, 주변회로 영역(300C)(도 3 참조)을 가지는 기판(401)을 준비한다. 상기 기판(401)은 베이스 기판(410) 위에 타겟 물질막(420)이 형성되어 있는 구조일 수 있다. 상기 베이스 기판(410)은 실리콘 기판, 실리콘-온-절연체(silicon-on-insulator, SOI) 기판, 실리콘-저매늄 기판, 갈륨-비소 기판 등과 같은 알려진 반도체 기판일 수 있다. 또한, 상기 베이스 기판(410)은 위에서 열거한 반도체 기판 위에 소정의 박막 또는 구조물 등이 형성되어 있는 것일 수도 있다.
상기 타겟 물질막(420)은 궁극적으로 패터닝하고자 하는 물질의 막으로서, 예를 들면, 도전성을 지니는 금속, 금속의 질화물, 금속의 실리콘화물, 또는 폴리실리콘 등일 수 있다. 또는 상기 타겟 물질막(420)은 실리콘의 산화물 실리콘의 질화물 또는 실리콘의 산질화물일 수도 있다. 상기 타겟 물질막(420)으로부터 워드 라인을 형성하는 경우, 상기 타겟 물질막(420)은 TaN, TiN, W, WN, HfN, WSi 및 이들의 조합으로 이루어지는 군으로부터 선택되는 어느 하나의 도전 물질을 포함할 수 있다. 또는, 상기 타겟 물질막(420)으로부터 비트 라인을 형성하는 경우, 상기 타겟 물질막(420)은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다.
그런 다음, 상기 기판(401) 위에 제 1 하드마스크 물질층(430), 몰드 마스크 물질막(440), 반사 방지막(442)을 순차 적층한다. 필요에 따라, 상기 제 1 하드마스크 물질층(430)과 상기 몰드 마스크 물질막(440) 사이에, 또는 상기 제 1 하드마스크 물질층(430)과 상기 기판(401) 사이에 추가적인 하드마스크 물질층을 더 구비할 수 있다. 상기 제 1 하드마스크 물질층(430)은 자신의 상부 또는 하부에 인접하는 물질과 식각 선택성을 갖는 물질일 수 있으며 특별히 한정되지 않는다. 상기 제 1 하드마스크 물질층(430)은, 예를 들면, 실리콘 질화물층일 수 있다. 상기 제 1 하드마스크 물질층(430)은 약 500 Å 내지 약 3000 Å의 두께를 가질 수 있다.
상기 몰드 마스크 물질막(440)은, 예를 들면, 탄소 함유막일 수 있으며 특히 스핀-온 하드마스크(spin-on hardmask, SOH) 또는 비정질 탄소층(amorphous carbon layer, ACL)일 수 있다. 예를 들면, 상기 몰드 마스크 물질막(440)을 형성하기 위하여, 유기 화합물을 약 1000 ∼ 5000 Å의 두께로 스핀 코팅하여 유기 화합물층을 형성한다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써 상기 탄소함유막 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향이 미치지 않게 된다.
도 5a 및 도 5b를 참조하면, 상기 몰드 마스크 물질막(440)으로부터 상기 기판(401)의 제 1 영역(400A)에 협폭의 몰드 마스크 패턴(452)을 형성하고, 제 2 영역(400B)에 광폭의 몰드 마스크 패턴(454)을 형성한다. 상기 협폭의 몰드 마스크 패턴(452)과 상기 광폭의 몰드 마스크 패턴(454)은 각각 복수개 형성될 수 있다.
상기 기판(401)의 제 1 영역(400A)은 메모리 셀 영역(300A) 및 접속 영역(300B) 중 더블 패터닝 (double patterning) 공정에 의해 패턴 밀도를 배가(倍加)시킴으로써 협폭의 미세 패턴을 형성하게 될 영역이다. 상기 기판(401)의 제 1 영역(400A)은 도 3에 예시된 도전 라인(301, 302, ... , 332)이 형성되는 영역에 대응될 수 있다. 상기 기판(400)의 제 2 영역(400B)은 상기 제 1 영역(400A)에 비하여 큰 사이즈 또는 큰 폭을 갖는 광폭(wide width)의 패턴들, 또는 비교적 낮은 밀도로 형성되는 패턴들이 형성될 영역이다. 예를 들면, 상기 제 1 영역(400A)은 도 1에 예시된 셀 어레이(32)가 형성될 수 있고, 제 2 영역(400B)은 상기 제 1 영역(400A)에 형성된 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역, 코어 영역 또는 접속 영역일 수 있다.
여기서 협폭(narrower width)과 광폭(wider width)은 상대적인 개념으로서 구분의 기준이 되는 구체적인 치수는 없다. 상기 협폭의 몰드 마스크 패턴(452)은 제 1 폭(W)을 가질 수 있고, 제 1 간격(D)을 두고 서로 평행하게 이격 배열될 수 있다. 상기 제 1 폭(W)과 상기 제 1 간격(D)의 치수는 특별히 한정되지 않는다. 예를 들면, 상기 제 1 폭(W)은 제 1 간격(D)과 동일할 수 있다. 또는 상기 제 1 간격(D)은 상기 제 1 폭(W)의 3배일 수 있다. 또는 상기 제 1 폭(W) 및 상기 제 1 간격(D)은 디자인룰(design rule)에 의해 결정되는 사이즈를 갖는 1개의 메모리 셀의 크기에 따라 결정될 수 있다. 상기 제 1 폭(W) 및 상기 제 1 간격(D)은 각각 1F 내지 3F의 크기를 가질 수 있다. 여기서 F는 메모리 셀에서의 최소 피처사이즈(minimum feature size)를 나타낸다.
상기 광폭의 몰드 마스크 패턴(454)은 상기 협폭의 몰드 마스크 패턴(452)보다 더 큰 크기 또는 폭을 갖는다.
상기 협폭의 몰드 마스크 패턴(452) 및 광폭의 몰드 마스크 패턴(454)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 즉, 상기 반사 방지막(442) 위에 포토레지스트막(미도시)을 형성한 후 노광 마스크를 통하여 상기 포토레지스트막을 노광시키고 이를 현상함으로써 상기 반사 방지막(442) 위에 포토레지스트 패턴을 형성할 수 있다. 그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 몰드 마스크 물질막(440) 및 반사 방지막(442)을 이방성 식각함으로써 상기 협폭의 몰드 마스크 패턴(452) 및 광폭의 몰드 마스크 패턴(454)을 얻을 수 있다. 이어서, 상기 협폭의 몰드 마스크 패턴(452) 및 광폭의 몰드 마스크 패턴(454)의 상부에 존재하는 포토레지스트 패턴은 애슁(ashing) 등의 방법에 의하여 용이하게 제거 가능하다.
도 5a로부터 알 수 있는 바와 같이 상기 협폭의 몰드 마스크 패턴(452)과 광폭의 몰드 마스크 패턴(454)은 서로 일체로 연결되어 형성될 수 있다. 다만, 모든 광폭의 몰드 마스크 패턴(454)이 협폭의 몰드 마스크 패턴(452)과 연결되는 것은 아니며 협폭의 몰드 마스크 패턴(452)과 연결되지 않은 광폭의 몰드 마스크 패턴(454)도 존재할 수 있다. 예를 들면, 메모리 셀 영역(300A)에서 도 3에 예시된 스트링 선택 라인(SSL) 및/또는 접지 선택 라인(GSL)을 형성하거나 주변회로 영역(300C)에서 주변회로용 도전 패턴(372)을 형성하기 위한 경우가 그러한 경우이다.
도 6a 및 도 6b를 참조하면, 상기 협폭의 몰드 마스크 패턴(452) 및 상기 광폭의 몰드 마스크 패턴(454)의 측벽과 상부에 스페이서 마스크층(460)을 균일한 두께로 형성한다. 상기 스페이서 마스크층(460)은 노출된 제 1 하드마스크 물질막(430)의 표면도 균일한 두께로 덮는다. 상기 스페이서 마스크층(460)은 상기 협폭의 몰드 마스크 패턴(452)과 상기 광폭의 몰드 마스크 패턴(454) 및 제 1 하드마스크 물질막(430)과 식각 선택성을 갖는 물질로 형성하는 것이 바람직하다. 상기 스페이서 마스크층(460)은, 예를 들면, 실리콘 산화막일 수 있다. 상기 스페이서 마스크층(460)을 균일한 두께로 형성하기 위하여 원자층 증착법(atomic layer deposition, ALD)을 이용할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 스페이서 마스크층(460)을 이방성 식각하여 상기 협폭의 몰드 마스크 패턴(452) 및 상기 광폭의 몰드 마스크 패턴(454)의 측벽에 각각 제 1 스페이서(462)와 제 2 스페이서(464)를 형성한다. 상기 제 1 스페이서(462)와 상기 제 2 스페이서(464)는 도 7a에서 보는 바와 같이 서로 이어져서 궁극적으로는 루프(loop) 형태의 스페이서(460a)를 형성할 수 있다. 상기 제 1 스페이서(462) 및 상기 제 2 스페이서(464)를 형성하기 위하여 상기 스페이서 마스크층(460)의 이방성 식각은 상기 제 1 하드마스크 물질막(430)의 표면이 노출될 때까지 계속될 수 있다. 도 7a 및 도 7b에서는 반사방지막(442a)가 잔존하는 것으로 도시되었지만 경우에 따라서는 상기 스페이서 마스크층(460)의 이방성 식각 시에 함께 식각되어 제거될 수도 있다.
도 8a 및 도 8b를 참조하면, 상기 제 1 스페이서(462), 제 2 스페이서(464), 협폭의 몰드 마스크 패턴(452) 및 상기 광폭의 몰드 마스크 패턴(454)을 식각 마스크로 이용하여 상기 제 1 하드마스크 물질막(430)을 이방성 식각한다. 상기 이방성 식각을 통해 패터닝된 제 1 하드마스크(430a)를 얻을 수 있다. 이 때 상기 반사방지막(442a)도 함께 제거될 수 있다.
그 결과 타겟 물질막(420)이 노출될 수 있다. 앞서 설명한 바와 같이 제 1 하드마스크 물질막(430) 외에 추가적인 하드마스크 물질막이 있는 경우에는 도 8a 및 도 8b의 이방성 식각에 의하여 얻어진 하드마스크 물질막을 이용하여 추가적으로 이방성 식각을 함으로써 타겟 물질막(420)을 노출시킬 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제 1 스페이서(462), 제 2 스페이서(464), 제 1 하드마스크(430a), 및 타겟 물질막(420)의 식각이 억제되는 조건 하에서 상기 기판(401)의 제 1 영역(400A) 및 제 2 영역(400B)으로부터 상기 협폭의 몰드 마스크 패턴(452) 및 상기 광폭의 몰드 마스크 패턴(454)을 제거한다. 상기 협폭의 몰드 마스크 패턴(452) 및 상기 광폭의 몰드 마스크 패턴(454)이 탄소 함유 물질로 이루어진 경우 애슁 등의 방법으로 용이하게 제거 가능하다.
그 결과 제 1 하드마스크(430a) 패턴 위에 루프(loop) 형태의 스페이서(460a)가 남아있게 된다. 제 1 영역(400A)에서는 제 1 스페이서(462) 내부의 제 1 하드마스크(430a)가 제거될 예정이며, 이 때 제 2 영역(400B)에서는 제 2 스페이서(464) 내부의 제 1 하드마스크 물질막(430a)을 제거하지 않을 것이 예정된다. 이를 위하여, 상기 제 1 스페이서(462) 내부의 제 1 하드마스크(430a)가 제거되는 동안 제 2 스페이서(464) 내부의 제 1 하드마스크(430a)를 보호하는 블로킹 물질막을 형성할 필요가 있다.
도 10a 및 도 10b를 참조하면, 위에서 설명한 바와 같이 블로킹 물질막(470)을 제 2 영역(400B)에 형성한다. 상기 블로킹 물질막(470)은 제 1 하드마스크(430a)와 식각 선택성을 갖는 물질이면 되고 특별히 한정되지 않는다. 예를 들면, 상기 블로킹 물질막(470)은 포토레지스트일 수 있다.
한편, 도 10c는 상기 블로킹 물질막(470)을 형성하고자 할 때 오정렬 마진을 도시한 측단면도로서 도 10a의 C-C' 단면과 A-A' 단면을 연속적으로 나타낸 도면이다. 도 10c를 참조하면, 상기 블로킹 물질막(470)의 오른쪽 경계는 제 2 영역(400B)의 제 1 하드마스크(430a)와 제 2 영역(400B)에 최인접하는 제 1 스페이서(462a)의 가운데 지점이 되는 것이 이상적이다. 그러나 상기 블로킹 물질막(470)의 오른쪽 경계가 도 10c에 나타낸 M의 범위 내에만 있으면 제 2 스페이서(464) 내부의 제 1 하드마스크(430a)를 보호한다는 목적은 달성될 수 있다.
그러므로, 스페이서들의 폭과 스페이서들 사이의 간격이 모두 F라고 가정할 때 M은 3F이므로 상기 블로킹 물질막(470)을 형성함에 있어서 3F의 오정렬 마진을, 다시 말해, ±1.5F의 오정렬 마진을 갖는다.
다시 도 10a를 참조하면, 상기 블로킹 물질막(470)은 기본적으로 제 2 스페이서(464) 내부의 제 1 하드마스크(430a)를 보호하는 것이지만, 추후 공정에서 불필요하다고 판단되는 부분은 제거될 수 있으며, 이를 위하여 상기 블로킹 물질막(470)으로부터 노출될 수 있다.
상기 블로킹 물질막(470)이 포토레지스트 물질막인 경우, 포토레지스트를 전면에 도포한 후 포토리소그래피 공정을 수행함으로써 용이하게 형성할 수 있다. 앞서 언급한 바와 같이 3F의 오정렬 마진을 가질 수 있기 때문에 포토리소그래피 공정의 해상도 한계보다 더 미세한 패턴을 형성하는 것이 가능하다.
도 11a 및 도 11b를 참조하면, 상기 블로킹 물질막(470)과 상기 제 1 스페이서(462) 및 상기 제 2 스페이서(464)를 식각 마스크로 하여 노출된 제 1 하드마스크(430a)를 이방성 식각한다. 그 결과 상기 제 1 스페이서(462)의 내부에 위치하던 제 1 하드마스크(430a)의 부분이 식각되어 제거될 수 있다. 특히, 이 때 상기 협폭의 몰드 마스크 패턴(452)의 하부에 위치하던 제 1 하드마스크(430a)의 일부분이 제거될 수 있다. 그에 따라 새로운 제 2 하드마스크(430b)를 얻을 수 있다.
앞서 언급한 바와 같이 제 1 스페이서(462)와 제 2 스페이서(464)는 서로 연결되어서 하나의 루프를 형성하는 스페이서(460a)를 이루고 있을 수 있다. 이 경우, 이들이 개별적인 패턴이 되도록 분리할 필요가 있을 수 있다.
도 12a 및 도 12b를 참조하면, 루프를 분리하기 위하여 제거될 필요가 있는 부분을 노출하는 분리용 식각 마스크(480)를 형성한다. 상기 분리용 식각 마스크(480)는, 예를 들면, 포토레지스트일 수 있다. 도 12a에 나타낸 바와 같이 여기서는 제 2 스페이서(464)의 일부와 제 2 하드마스크(430b)의 일부분을 제거함으로써 루프를 분리하는 경우를 나타낸다. 도 12a에는 직접적으로 표현하지 않았지만, 이 루프를 두 개의 부분으로 분리하기 위하여 상기 루프의 다른 부분을 더 노출시킬 수 있다.
도 12a를 계속 참조하면, 제 2 하드마스크(430b)가 상기 분리용 식각 마스크(480)에 의하여 노출되지 않으면서 상기 스페이서(460a)에 의하여 덮이지 않은 부분(P)이 존재한다. 이 부분(P)은 추후 타겟 물질막(420)으로 전사되어 콘택 형성에 이용될 수 있는 접속 패드로서 이용될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 분리용 식각 마스크(480)를 이용하여 스페이서(460a)의 노출된 부분과 제 2 하드마스크(430b)의 노출된 부분을 식각하여 제거한다. 상기 식각을 통해 하나의 루프가 두 개의 부분으로 분리될 수 있다. 또한, 상기 제 2 하드마스크(430b)도 일부 분리되어 새로운 제 3 하드마스크(430c)를 형성하게 된다.
그런 다음, 상기 분리용 식각 마스크(480)를 제거할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제 1 스페이서(462), 제 2 스페이서(464), 제 3 하드마스크(430c)를 식각 마스크로 하여 상기 타겟 물질막(420)을 식각한다.
제 1 영역에서는 제 1 스페이서(462)의 폭과 피치가 전사된 제 1 패턴(420a)이 형성되고 제 2 영역에서는 제 3 하드마스크(430c)의 패턴의 폭과 피치가 전사된 제 2 패턴(420b) 및 제 3 패턴(420c)이 형성된다. 상기 제 2 패턴(420b)은 상기 제 1 패턴(420a)과 일체로 형성될 수 있다. 상기 제 1 패턴(420a)은 상기 제 1 영역(400A)에서 상기 협폭의 몰드 마스크 패턴(452)으로부터 패턴 밀도가 배가된 제 1 스페이서(462)의 폭이 전사되어 협폭의 패턴으로 형성된다. 또, 제 2 패턴(420b) 및 제 3 패턴(420c)은 제 2 영역(400B)에서 광폭의 몰드 마스크 패턴(454)으로부터 유도되는 제 3 하드마스크(430c)의 패턴의 폭이 전사된다.
상기 제 1 패턴(420a)은 도 3에 예시된 메모리 셀 영역(300A)에서 복수의 도전 라인(301, 302, ... , 332)에 대응될 수 있고, 상기 제 2 패턴(420b)은 도 3에 예시된 접속 영역(300B)에서 상기 복수의 도전 라인(301, 302, ... , 332)과 각각 일체로 형성되는 복수의 콘택 패드(352)에 대응될 수 있다. 또한, 상기 제 3 패턴(420c)은 도 3에 예시된 메모리 셀 영역(300A)에서 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 대응될 수 있다.
상기 타겟 물질막(420)이 도전성 물질인 경우에는 도전 패턴을 얻을 수 있다. 그러나, 선택적으로(alternatively), 상기 타겟 물질막(420)이 추가적인 하드마스크 물질막이라면 새로운 하드마스크 패턴을 얻을 수 있으며 이 새로운 하드마스크 패턴을 이용하여 하층막을 추가적으로 식각할 수 있다. 예를 들면, 상기 베이스 기판(410)에 활성 영역을 정의하기 위하여 도 4a 및 도 4b 내지 도 14a 및 도 14b에 기재한 방법을 이용할 수도 있다. 당 기술분야에서 통상의 지식을 가진 자는 도 4a 및 도 4b 내지 도 14a 및 도 14b에 기재한 방법을 이용하여 반도체 기판 상에 다양한 폭을 갖는 복수의 트렌치를 형성하고 상기 트렌치 내에 절연 물질을 매립함으로써 활성 영역을 정의할 수 있을 것이다.
또한, 위에서 언급한 바와 같이 상기 제 1 패턴(420a), 제 2 패턴(420b), 및 제 3 패턴(420c)은 1회의 포토리소그래피 공정에 의하여 얻어질 수 있다. 즉, 메모리 셀 영역(300A)을 구성하는 복수의 도전 라인(301, 302, ... , 332)을 형성하는 데 필요한 포토리소그래피 공정과, 이들을 주변 회로에 연결시키기 위한 복수의 콘택 패드(352), 메모리 셀 영역(300A)에 형성되는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL), 및 주변회로 영역(300C)에 형성되는 주변 회로용 도전 패턴(372)과 같은 비교적 큰 패턴들을 형성하기 위한 포토리소그래피 공정을 별도의 공정으로 행하지 않고 1회의 포토리소그래피 공정을 통해 동시에 형성함으로써 이들 사이에 발생될 수 있는 오정렬 문제를 근본적으로 해결할 수 있다.
또한, 상기 제 1 패턴(420a), 제 2 패턴(420b), 및 제 3 패턴(420c)을 1회의 포토리소그래피 공정을 통해 얻어지는 식각 마스크를 이용하여 식각 공정을 동시에 행하므로, 동일 또는 유사한 식각 특성을 갖는 물질을 식각 마스크로 이용할 수 있다. 따라서, 식각 마스크의 재료 차이에 따른 식각 특성 및 패턴 균일도의 열화 가능성을 배제할 수 있다.
또한, 광폭의 패턴에 인접하여 협폭의 패턴을 형성함에 있어서 이들을 형성하기 위한 몰드 마스크 패턴들 사이에 상부 표면의 높이 차이가 없기 때문에 패턴 불량이 발생할 가능성이 현저히 낮다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명 개념은 반도체 산업에 유용하다.
10: 호스트 20: 메모리 콘트롤러
22: 버퍼 메모리 30: 플래시 메모리
32: 셀 어레이 34: 디코더
36: 페이지 버퍼 38: 비트라인 선택회로
42: 데이터 버퍼 44: 제어 유닛
50: 메모리 시스템 90: 셀 스트링
92: 메모리 셀 94: 접지 선택 트랜지스터
96: 스트링 선택 트랜지스터 300A: 메모리 셀 영역
300B: 접속 영역 300C: 주변회로 영역
340: 메모리 셀 블록 352: 콘택 패드
372: 주변회로용 도전 패턴 400A: 제 1 영역
400B: 제 2 영역 401: 기판
410: 베이스 기판 420: 타겟 물질막
430: 제 1 하드마스크 물질층 430a: 제 1 하드마스크
430b: 제 2 하드마스크 430c: 제 3 하드마스크
440: 몰드 마스크 물질막 442: 반사 방지막
452: 협폭의 몰드 마스크 패턴 454: 광폭의 몰드 마스크 패턴
460: 스페이서 마스크층 460a: 루프 형태의 스페이서
462: 제 1 스페이서 464: 제 2 스페이서
470: 블로킹 물질막 480: 분리용 식각 마스크

Claims (10)

  1. 협폭의 패턴이 형성될 제 1 영역과 광폭의 패턴이 형성될 제 2 영역을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 제 1 하드마스크 물질막을 제공하는 단계;
    상기 제 1 영역에 협폭의 몰드 마스크 패턴을 형성하는 단계;
    상기 제 2 영역에 광폭의 몰드 마스크 패턴을 형성하는 단계;
    상기 협폭의 몰드 마스크 패턴의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 광폭의 몰드 마스크 패턴의 측벽에 제 2 스페이서를 형성하는 단계;
    상기 협폭의 몰드 마스크 패턴, 광폭의 몰드 마스크 패턴, 제 1 스페이서 및 제 2 스페이서를 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 식각하는 단계;
    상기 협폭의 몰드 마스크 패턴을 제거하는 단계; 및
    상기 제 1 스페이서를 식각 마스크로 하여, 상기 협폭의 몰드 마스크 패턴을 제거하는 단계의 결과 노출된 상기 제 1 하드마스크 물질막을 식각하는 단계;
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서, 상기 협폭의 몰드 마스크 패턴의 상부 표면의 높이와 상기 광폭의 몰드 마스크 패턴의 상부 표면의 높이가 실질적으로 동일한 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    광폭의 몰드 마스크 패턴을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제 3 항에 있어서,
    상기 제 1 영역을 노출시키는 블로킹 물질막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 1 항에 있어서, 상기 제 1 영역에 협폭의 몰드 마스크 패턴을 형성하는 단계와 상기 제 2 영역에 광폭의 몰드 마스크 패턴을 형성하는 단계가 하나의 단일 단계에서 동시에 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제 1 항에 있어서, 상기 광폭의 몰드 마스크 패턴 중 일부가 상기 협폭의 몰드 마스크 패턴과 일체로 연결되도록 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 협폭의 패턴이 형성될 제 1 영역과 광폭의 패턴이 형성될 제 2 영역을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 제 1 하드마스크 물질막을 제공하는 단계;
    상기 제 1 영역에 협폭의 몰드 마스크 패턴과 그의 측벽에 형성된 제 1 스페이서를 형성하는 단계;
    상기 제 2 영역에 광폭의 몰드 마스크 패턴과 그의 측벽에 형성된 제 2 스페이서를 형성하는 단계;
    상기 제 1 스페이서 및 상기 제 2 스페이서의 외부의 제 1 하드마스크 물질막을 식각하는 단계; 및
    상기 제 1 스페이서 내부의 제 1 하드마스크 물질막을 식각하는 단계;
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제 7 항에 있어서, 상기 제 1 스페이서 내부의 제 1 하드마스크 물질막을 식각하는 단계 이전에,
    상기 협폭의 몰드 마스크 패턴을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제 8 항에 있어서,
    상기 광폭의 몰드 마스크 패턴을 제거하는 단계; 및
    상기 제 1 영역을 노출시키는 블로킹 물질막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 협폭의 패턴이 형성될 제 1 영역과 광폭의 패턴이 형성될 제 2 영역을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 제 1 하드마스크 물질막을 제공하는 단계;
    상기 제 1 영역에 협폭의 몰드 마스크 패턴을 형성하는 단계;
    상기 제 2 영역에 광폭의 몰드 마스크 패턴을 형성하는 단계;
    상기 협폭의 몰드 마스크 패턴의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 광폭의 몰드 마스크 패턴의 측벽에 제 2 스페이서를 형성하는 단계;
    상기 협폭의 몰드 마스크 패턴, 광폭의 몰드 마스크 패턴, 제 1 스페이서 및 제 2 스페이서를 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 이방성 식각하는 단계;
    상기 협폭의 몰드 마스크 패턴 및 광폭의 몰드 마스크 패턴을 제거하는 단계;
    상기 제 1 영역을 노출시키는 블로킹 물질막을 형성하는 단계;
    상기 블로킹 물질막 및 제 1 스페이서를 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 이방성 식각하는 단계;
    상기 블로킹 물질막을 제거하는 단계; 및
    상기 제 1 스페이서, 제 2 스페이서 및 상기 제 1 하드마스크 물질막을 식각 마스크로 하여 상기 기판을 이방성 식각하는 단계;
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.

KR1020100062078A 2010-06-29 2010-06-29 반도체 소자의 미세 패턴 형성 방법 KR20120001339A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100062078A KR20120001339A (ko) 2010-06-29 2010-06-29 반도체 소자의 미세 패턴 형성 방법
US13/170,620 US8617998B2 (en) 2010-06-29 2011-06-28 Method of forming a micro-pattern for semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100062078A KR20120001339A (ko) 2010-06-29 2010-06-29 반도체 소자의 미세 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20120001339A true KR20120001339A (ko) 2012-01-04

Family

ID=45352946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100062078A KR20120001339A (ko) 2010-06-29 2010-06-29 반도체 소자의 미세 패턴 형성 방법

Country Status (2)

Country Link
US (1) US8617998B2 (ko)
KR (1) KR20120001339A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9558956B2 (en) 2015-07-01 2017-01-31 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
KR20170098619A (ko) * 2016-02-22 2017-08-30 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728945B2 (en) * 2010-11-03 2014-05-20 Texas Instruments Incorporated Method for patterning sublithographic features
KR20130026683A (ko) * 2011-09-06 2013-03-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
TWI488238B (zh) * 2012-03-29 2015-06-11 Powerchip Technology Corp 一種半導體線路製程
KR101926418B1 (ko) 2012-05-16 2018-12-10 삼성전자주식회사 반도체 소자의 제조 방법
JP5881569B2 (ja) * 2012-08-29 2016-03-09 株式会社東芝 パターン形成方法
US9153595B2 (en) * 2012-09-14 2015-10-06 Sandisk Technologies Inc. Methods of making word lines and select lines in NAND flash memory
KR20140064458A (ko) * 2012-11-20 2014-05-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
US9378979B2 (en) * 2012-11-20 2016-06-28 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices and devices fabricated thereby
TWI531032B (zh) * 2013-11-21 2016-04-21 力晶科技股份有限公司 記憶體線路結構以及其半導體線路製程
KR102279715B1 (ko) * 2014-05-09 2021-07-22 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
KR20160022637A (ko) * 2014-08-20 2016-03-02 삼성전자주식회사 플래시 메모리 소자의 제조 방법
US9484314B2 (en) 2014-08-29 2016-11-01 Sandisk Technologies Llc Word line hook up with protected air gap
JP6382055B2 (ja) * 2014-10-07 2018-08-29 東京エレクトロン株式会社 被処理体を処理する方法
US9673050B2 (en) * 2014-11-06 2017-06-06 Tokyo Electron Limited Method of patterning incorporating overlay error protection
JP6462477B2 (ja) * 2015-04-27 2019-01-30 東京エレクトロン株式会社 被処理体を処理する方法
US20160365311A1 (en) * 2015-06-10 2016-12-15 Macronix International Co.Ltd. Method of manufacturing semiconductor devices with combined array and periphery patterning in self-aligned double patterning
US9627393B2 (en) 2015-06-30 2017-04-18 Sandisk Technologies Llc Height reduction in memory periphery
CN106340519B (zh) * 2015-07-07 2019-11-29 旺宏电子股份有限公司 半导体装置及其制造方法
KR20170120895A (ko) 2016-04-22 2017-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN112437973A (zh) * 2019-06-26 2021-03-02 株式会社日立高新技术 等离子处理方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4271243B2 (ja) 2006-04-11 2009-06-03 株式会社東芝 集積回路パターンの形成方法
KR100914289B1 (ko) 2007-10-26 2009-08-27 주식회사 하이닉스반도체 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법
KR100874433B1 (ko) 2007-11-02 2008-12-17 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR101192359B1 (ko) * 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9558956B2 (en) 2015-07-01 2017-01-31 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
KR20170098619A (ko) * 2016-02-22 2017-08-30 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법

Also Published As

Publication number Publication date
US8617998B2 (en) 2013-12-31
US20110318931A1 (en) 2011-12-29

Similar Documents

Publication Publication Date Title
KR20120001339A (ko) 반도체 소자의 미세 패턴 형성 방법
JP5489500B2 (ja) 半導体素子の微細パターン形成方法
KR101468028B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR101566405B1 (ko) 반도체 소자의 패턴 형성 방법
JP4921723B2 (ja) 半導体装置の製造方法
US8541306B2 (en) Semiconductor device and method of double photolithography process for forming patterns of the semiconductor device
KR101077453B1 (ko) 반도체 소자의 패턴 형성 방법
US7968467B2 (en) Method for forming patterns in semiconductor memory device
US9330913B2 (en) Semiconductor device and method of fabricating the same
JP2015122516A (ja) ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造
KR101804517B1 (ko) Ｄｐｔ를 이용한 메탈 콘택 형성 방법
KR101093241B1 (ko) 반도체 소자의 패턴 형성방법
US8835314B2 (en) Method for fabricating semiconductor memory device
KR20110029228A (ko) 패턴 구조물 및 이의 형성 방법.
KR20100075202A (ko) 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR20100044541A (ko) 반도체 소자의 패턴 형성 방법
KR20100045191A (ko) 반도체 소자의 패턴 형성 방법
KR101094486B1 (ko) 반도체 소자의 패턴 형성방법
KR20100104861A (ko) 반도체 소자의 패턴 형성 방법
KR101053987B1 (ko) 플래시 소자의 형성 방법
KR101053990B1 (ko) 반도체 소자의 패턴 형성방법
KR100941861B1 (ko) 반도체 소자의 패터닝 방법
JP2012094880A (ja) 半導体装置の製造方法
KR20100076317A (ko) 반도체 소자의 패턴 형성방법
KR20070087376A (ko) 플래시 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid