KR20130026683A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 하나의 메모리 셀 블록 영역 상부에 평행하게 배치되고 각각 도전 라인들을 포함하는 제1 도전 라인 그룹 내지 제8 도전 라인 그룹과, 상기 제1, 제2, 제5 및 제6 도전 라인 그룹들 각각에 대응되는 제1, 제2, 제5 및 제6 도전 라인들의 제1 방향 쪽의 단부들과 각각 연결된 제1 콘택 패드들, 및 상기 제3, 제4, 제7 및 제8 도전 라인 그룹들 각각에 대응되는 제3, 제4, 제7 및 제8 도전 라인들의 상기 제1 방향 쪽의 반대 방향인 제2 방향 쪽의 단부들과 각각 연결된 제2 콘택 패드들을 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURIG THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히, 도전 패턴을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 소자가 미세화, 고집적화됨에 따라 한정된 영역 내에 보다 많은 패턴을 형성하기 위해서는 패턴의 라인 폭 및 스페이스 폭을 감소시킬 필요가 있다. 종래에는 주로 포토리소그래피 공정에 의해 패턴을 형성하였으나, 포토리소그래피는 해상도의 한계에 따라 패턴의 라인 폭 및 스페이스 폭을 감소시키는데 한계가 있다.
따라서, 포토리소그래피 공정의 해상 한계 이상의 미세한 폭을 가지는 미세 패턴을 형성하기 위해, 패턴을 이중으로 중첩시켜 미세 패턴을 형성하는 더블 패터닝 기술(Double patterning Technology) 및 스페이서를 이용하여 미세 패턴을 형성하는 스페이서 패터닝 기술(Spacer Patterning Technology)이 제안되었다.
한편, 반도체 소자는 복수의 금속배선들 및 복수의 금속배선들에 연결된 복수의 콘택 패드들을 포함한다. 따라서, 좁은 면적에 복수의 금속배선들 및 복수의 콘택 패드들을 효율적으로 배치시키기 위한 레이아웃이 요구된다.
본 발명은 상기 요구에 부응하기 위해 제안된 것으로, 복수의 도전라인들 및 복수의 콘택 패드들을 효율적으로 배치시킨 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 하나의 메모리 셀 블록 영역 상부에 평행하게 배치되고, 각각 도전 라인들을 포함하는 적어도 4개의 도전 라인 그룹들과, 상기 4개의 도전 라인 그룹들 중 2개의 도전 라인 그룹의 도전 라인들의 제1 방향 쪽의 단부들과 각각 연결된 제1 콘택 패드들, 및 상기 4개의 도전 라인 그룹들 중 나머지 2개의 도전 라인 그룹들의 상기 제1 방향쪽과 반대 방향인 제2 방향 쪽의 단부들과 각각 연결된 제2 콘택 패드들을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 소자는 하나의 메모리 셀 블록 영역 상부에 평행하게 배치되고 각각 도전 라인들을 포함하는 제1 도전 라인 그룹 내지 제8 도전 라인 그룹과, 상기 제1, 제2, 제5 및 제6 도전 라인 그룹들 각각에 대응되는 제1, 제2, 제5 및 제6 도전 라인들의 제1 방향 쪽의 단부들과 각각 연결된 제1 콘택 패드들, 및 상기 제3, 제4, 제7 및 제8 도전 라인 그룹들 각각에 대응되는 제3, 제4, 제7 및 제8 도전 라인들의 상기 제1 방향 쪽의 반대 방향인 제2 방향 쪽의 단부들과 각각 연결된 제2 콘택 패드들을 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 소자는 메모리 셀 블럭 영역 상부와 상기 메모리 셀 블럭의 일측에 위치한 제1 콘택 패드 영역 상부에 걸쳐서 형성된 제1, 제2, 제5 및 제6 도전 라인 그룹들과, 상기 메모리 셀 블럭 영역 상부와 상기 메모리 셀 블럭의 타측에 위치한 제2 콘택 패드 영역 상부에 걸쳐서 형성된 제3, 제4, 제7 및 제8 도전 라인 그룹들과, 상기 제1, 제2, 제5, 제6 도전 라인 그룹들에 포함된 제1, 제2, 제5 및 제6 도전 라인들의 상기 제1 콘택 패드 영역 상부에 위치한 단부에 각각 연결된 제1 콘택 패드들과, 상기 제3, 제4, 제7, 제8 도전 라인 그룹들에 포함된 제3, 제4, 제7, 및 제8 도전 라인들의 상기 제2 콘택 패드 영역 상부에 위치한 단부에 각각 연결된 제2 콘택 패드들을 포함하며,
상기 제1 , 제2, 제5 및 제6 도전 라인들과 상기 제3, 제4, 제7, 및 제8 도전 라인들은 서로 인접한 도전 라인 그룹과 상기 제1 내지 제8 도전 라인 그룹들의 상기 제1 내지 제8 도전 라인들은 서로 인접한 도전 라인 그룹과 반대 방향으로 연장되어 상기 제1 콘택 패드 또는 상기 제2 콘택 패드들이 서로 겹치지 않도록 배치된다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법은 하부 구조가 형성된 반도체 기판 상에 도전막 및 하드 마스크막을 형성하는 단계와, 상기 하드 마스크막 상에 평행한 다수의 포토 레지스트 패턴들을 형성하되, 상기 포토 레지스트 패턴들은 제1 내지 제8 그룹으로 구분되며, 제1, 제2, 제5 및제6 그룹의 포토 레지스트 패턴들은 제1 방향으로 연장되고, 제3, 제4, 제7 및 제8 그룹의 포토 레지스트 패턴들은 상기 제1 방향과 반대 방향인 제2 방향으로 연장되되록 형성하는 단계와, 상기 포토 레지스트 패턴들의 측벽에 스페이서를 형성하는 단계와, 상기 포토 레지스트 패턴들을 제거하는 단계와, 상기 제1 방향 및 상기 제2 방향으로 연장된 스페이서 중 콘택 패드가 형성될 영역 상의 스페이서를 둘러싸도록 콘택 마스크를 형성하는 단계와, 상기 스페이서 및 상기 콘택 마스크를 식각 마스크로 하여 상기 하드 마스크막을 패터닝하는 단계, 및 상기 패터닝된 하드 마스크막을 이용하여 상기 도전막을 패터닝하여 다수의 도전 라인 및 상기 도전 라인과 연결되는 콘택 패드를 형성하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 다수의 도전 라인들을 다수의 그룹으로 그룹핑하고, 서로 인접한 그룹들은 서로 반대 방향으로 연장시켜 콘택 패드와 연결시키고, 서로 마주보는 그룹들의 콘택 패드는 지그재그 배치하여 다수의 콘택 패드들을 직접도를 증가시켜 면적을 감소시킬 수 있다.
도 1은 본 발명의 일실시 예에 따른 반도체 소자 및 이의 제조 방법을 설명하기 위한 소자의 레이아웃도이다.
도 2 내지 도 13은 본 발명의 실시 예에 따른 반도체 소자 및 이의 제조 방법을 설명하기 위한 소자의 평면도 및 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1 내지 도 13은 본 발명의 일실시 예에 따른 반도체 소자 및 이의 제조 방법을 설명하기 위한 소자의 평면도 및 단면도이다.
본 발명의 실시 예에서는 소스 및 드레인 선택 라인, 2개의 패스 트랜지스터 게이트 라인 및 64개의 셀 게이트 라인을 포함하는 반도체 소자의 제조 방법을 일 예로 설명하도록 한다.
도 1은 본 발명의 일실시 예에 따른 반도체 소자의 레이아웃도이다. 반도체 소자는 제1 콘택 패드 영역(100), 메모리 셀 블럭 영역(200), 제2 콘택 패드 영역(300) 및 주변 회로 영역(400)을 포함한다.
메모리 셀 블럭 영역(200)은 하나의 메모리 셀 블럭이 형성되는 영역이다. 주변 회로 영역(400)은 메모리 셀 블럭 영역(200)에 형성되는 하나의 메모리 셀 블럭의 게이트 라인들과 연결하기 위한 패스 트랜지스터들을 포함하는 X-디코더 영역일 수 있다.
도 2는 도 1에 도시된 제1 콘택 패드 영역(100), 메모리 셀 블럭 영역(200), 제2 콘택 패드 영역(300)을 나타내는 평면도이다.
도 2를 참조하면, 메모리 셀 블럭 영역(200) 및 메모리 셀 블럭 영역의 양 측에 각각 위치한 제1 및 제2 콘택 패드 영역(100 및 300)을 포함하는 반도체 기판 상에 제1 및 제2 포토 레지스트 패턴(432 및 431)들을 형성한다. 메모리 셀 블럭 영역(200) 상부에는 워드라인 방향으로 평행한 제1 포토 레지스트 패턴(432)을 형성하고, 제1 및 제2 콘택 패드 영역(100 및 300)에는 메모리 셀 블럭 영역(200)에 형성된 제1 포토 레지스트 패턴(432)이 연장되어 형성되고 제1 포토 레지스트 패턴(432)의 단부에 직사각형 모양의 제2 포토 레지스트 패턴(431)이 연결되어 형성된다.
제1 및 제2 콘택 패드 영역(100 및 300)에 형성된 제1 및 제2 포토 레지스트 패턴(432, 431)들은 8개의 그룹(G1 내지 G8)으로 구분된다. 본 발명에서는 36개의 제1 포토 레지스트 패턴(432)이 배치되며, 각각 그룹별로 6개, 4개, 4개, 4개, 4개, 4개, 4개 및 6개의 인접한 제1 포토 레지스트 패턴(432)들 및 이들에 각각 연결된 제2 포토 레지스트 패턴(431)들이 각각 하나의 그룹으로 그룹핑된다. 제1, 제2, 제5 및 제6 그룹(G1, G2, G5, G6)의 제1 및 제2 포토 레지스트 패턴(432, 431)은 제1 콘택 패드 영역(100)에 형성되며, 제3, 제4, 제7 및 제8 그룹(G3, G4, G7, G8)의 제1 및 제2 포토 레지스트 패턴(432, 431)은 제2 콘택 패드 영역(300)에 형성된다. 제1 콘택 패드 영역(100)에 형성된 제1, 제2, 제5 및 제6 그룹들(G1, G2, G5, G6)은 서로 인접한 그룹끼리 서로 반대 방향으로 연장되도록 제2 포토 레지스트 패턴(431)이 형성되며, 제2 콘택 패드 영역(300)에 형성된 제3, 제4, 제7 및 제8 그룹들(G3, G4, G7, G8)은 서로 인접한 그룹끼리 서로 반대 방향으로 연장되도록 제2 포토 레지스트 패턴(431)이 형성된다. 또한 제2 그룹의 포토 레지스트 패턴(431)과 제5 그룹의 포토 레지스트 패턴(431)은 서로 겹치지 않도록 지그재그 배치된다. 또한 제4 그룹의 포토 레지스트 패턴(431)과 제7 그룹의 포토 레지스트 패턴(431)은 서로 겹치지 않도록 지그재그 배치된다.
메모리 셀 블럭 영역(200)의 최외각에 각각 배치된 포토 레지스트 패턴(432)들은 각각 드레인 선택 라인 및 소스 선택 라인과 연결되는 금속 배선을 위한 패턴으로 다른 포토 레지스트 패턴들에 비해 두껍게 형성하는 것이 바람직하다.
도 3은 도 1에 도시된 A-A' 영역과 B-B'영역의 단면도이다.
도 3을 참조하면, 메모리 셀 블럭 영역에 소스 및 드레인 선택 라인, 2개의 패스 트랜지스터 게이트 라인 및 64개의 게이트 라인등의 하부 구조가 형성된 반도체 기판(400) 상에 금속 배선용 도전막(410) 및 하드 마스크막(420)을 적층하여 형성한다. 하드 마스크막(420)은 제1 및 제2 하드 마스크막(421, 422)으로 구성될 수 있다.
메모리 셀 블럭 영역(B-B') 상부에 형성된 하드 마스크막(420) 상에는 제1 포토 레지스트 패턴(432)이 형성되고, 제1 및 제2 콘택 패드 영역 상부(A-A')에 형성된 하드 마스크막(420) 상에는 제2 포토 레지스트 패턴(431)이 형성된다.
도 4를 참조하면, 제1 및 제2 포토 레지스트 패턴(432, 431)이 형성된 반도체 기판의 전체 표면을 따라 스페이서막(440)을 형성한다.
도 5를 참조하면, 제1 및 제2 포토 레지스트 패턴(432, 431)의 측벽에 스페이서막이 잔류하도록 건식 식각 공정을 실시하여 제1 스페이서(440A)들 및 제2 스페이서(440B)들을 형성한다. 이 후, 제1 스페이서(440A)들 사이의 공간과 제2 스페이서(440B)들 사이의 공간을 버퍼막(445)으로 채운다.
도 6 및 도 7을 참조하면, 식각 공정을 실시하여 제1 및 제2 포토 레지스트 패턴과 버퍼막을 제거한다. 이때 드레인 선택 라인 및 소스 선택 라인에 형성된 포토 레지스트 패턴은 제거되지 않도록 하는 것이 바람직하다.
제1 스페이서(440A)들은 제2 스페이서(440B)의 단부에서 수직 방향으로 배치되어 서로 단부가 연결되도록 형성된다.
도 8 및 도 9를 참조하면, 제1 및 제2 패드 영역(100, 200) 상에 형성된 제1 스페이서(440A)를 둘러싸도록 패드 마스크(450)를 형성한다.
도 10을 참조하면, 각 그룹 내의 서로 연결된 인접한 제2 스페이서(432)들을 분리하기 위하여 컷 마스크(Cut Mask)를 이용한 식각 공정을 진행한다.
도 11을 참조하면, 제1 및 제2 스페이서를 식각 마스크로 이용하는 식각 공정을 실시하여 제1 및 제2 하드 마스크막(421a, 422a)을 패터닝하여 하드 마스크 패턴(420a)을 형성한다.
도 12를 참조하면, 하드 마스크 패턴을 이용한 식각 공정을 실시하여 도전막을 패터닝하여 다수의 도전 라인(410B) 및 도전 라인 각각과 연결된 콘택 패드(410A)를 형성한다.
도 13는 본 발명의 실시 예에 따른 반도체 소자의 평면도이다.
도 13을 참조하면, 반도체 소자는 메모리 셀 블럭 영역 상에는 다수의 평행한 도전 라인(410B)이 형성되며, 다수의 평행한 도전 라인(410B)은 배치 순서에 따라 8개의 도전 라인 그룹(G1 내지 G8)으로 정의된다. 본원 발명에서는 2개의 선택 라인(소스 및 드레인 선택 라인), 2개의 패스 트랜지스터 게이트 라인, 및 64개의 셀 게이트 라인이 형성된 구조를 일예로 설명하므로, 다수의 평행한 도전 라인(410B)은 모두 68개가 형성되며 선택 라인 및 패스 트랜지스터 게이트 라인이 각각 형성되는 영역 상에 배치된 제1 및 제8 도전 라인 그룹은 각각 10개의 도전 라인(410B)을 포함하고, 나머지 제2 내지 제7 도전 라인 그룹은 각각 8개의 도전 라인(410B)를 포함한다.
즉, 제1 도전 라인 그룹(G1)은 다수의 제1 도전라인들을 포함하고, 제2 도전 라인 그룹(G2)은 다수의 제2 도전라인들을 포함하고, 제3 도전 라인 그룹(G3)은 다수의 제3 도전라인들을 포함하고, 제4 도전 라인 그룹(G4)은 다수의 제4 도전라인들을 포함하고, 제5 도전 라인 그룹(G5)은 다수의 제5 도전라인들을 포함하고, 제6 도전 라인 그룹(G6)은 다수의 제6 도전라인들을 포함하고, 제7 도전 라인 그룹(G7)은 다수의 제7 도전라인들을 포함하고, 제8 도전 라인 그룹(G8)은 다수의 제8 도전라인들을 포함한다.
또한 제1, 제2, 제5, 제6 도전 라인 그룹(G1, G2, G5, G6)의 도전 라인들은 메모리 셀 블럭 영역(200)의 일측에 배치된 제1 콘택 패드 영역(100)으로 연장되고, 제3, 제4, 제7, 제8 도전 라인 그룹(G3, G4, G7, G8)의 도전 라인들은 메모리 셀 블럭 영역(200)의 타측에 배치된 제2 콘택 패드 영역(300)으로 연장된다.
또한 제1 콘택 패드 영역(100) 및 제2 콘택 패드 영역(200)으로 연장된 제1 내지 제8 도전 라인 그룹(G1~G8)의 도전 라인들의 단부는 수직 방향으로 구부러져 연장된다. 제1 콘택 패드 영역(100)으로 연장된 제1 도전 라인 그룹(G1)의 도전 라인들과 제2 도전 라인 그룹(G2)의 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장되며, 제5 도전 라인 그룹(G5)의 도전 라인들과 제6 도전 라인 그룹(G6)의 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장된다. 또한 제2 콘택 패드 영역(300)으로 연장된 제3 도전 라인 그룹(G3)의 도전 라인들과 제4 도전 라인 그룹(G4)의 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장되며, 제7 도전 라인 그룹(G7)의 도전 라인들과 제8 도전 라인 그룹(G8)의 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장된다.
또한, 각 그룹의 도전 라인들의 단부에는 각각 콘택 패드들이 연결되어 있다. 즉, 제1, 제2, 제5 및 제6 도전 라인 그룹(G1, G2, G5, G6)의 도전 라인들의 단부에는 제1 콘택 패드들(CP1)이 연결되고, 제3, 제4, 제7 및 제8 도전 라인 그룹(G3, G4, G7, G8)의 도전 라인들의 단부에는 제2 콘택 패드들(CP2)이 연결된다.
또한, 서로 마주보는 방향으로 구부러져 연장되는 제2 도전 라인 그룹(G2)의 도전 라인들과 제5 도전 라인 그룹(G5)의 도전 라인들의 단부에 형성된 콘택 패드들은 서로 겹쳐지지 않도록, 한 그룹의 콘택 패드들은 두 개씩 짝을 이루며, 마주보는 그룹의 콘택 패드 짝들과 서로 지그재그 배치된다.
또한, 서로 마주보는 방향으로 구부러져 연장되는 제4 도전 라인 그룹(G4)의 도전 라인들과 제7 도전 라인 그룹(G7)의 도전 라인들의 단부에 형성된 콘택 패드들은 서로 겹쳐지지 않도록, 한 그룹의 콘택 패드들은 두 개씩 짝을 이루며 마주보는 그룹의 콘택 패드 짝들과 서로 지그재그 배치된다.
상술한 바와 같이 본원 발명에 따른 반도체 소자는 메모리 셀 블럭 영역의 양 측부로 각각 연장되는 콘택 패드 영역을 갖으며, 각 도전 라인들은 두개의 콘택 패드 영역으로 나누어져 연장되므로 콘택 패드가 배치되는 영역을 확보할 수 있다. 또한 인접한 도전 라인들 그룹은 서로 반대 방향으로 구부러져 콘택 패드가 형성되고, 서로 마주 보는 그룹은 콘택 패드가 서로 교호적으로 배치되어 콘택 패드들의 배치가 최적화되어 차지하는 면적이 감소하게 된다.
제1 및 제2 콘택 패드 영역(100 및 300)에 형성된 다수의 제1 및 제2 콘택 패드들(CP1, CP2)는 도 1에 도시된 주변 회로 영역에 형성되는 X 디코더의 패스 트랜지스터들과 연결하기 위한 콘택 패드들이다.
본 발명에서는 도전 라인들을 8개의 그룹으로 나누어 일예를 설명하였으나, 콘택 패드의 크기를 고려하여 16개의 그룹으로 구분하여 상술한 구조와 같이 배치하여 콘택 패드가 형성되는 영역이 차지하는 면적을 더욱 감소시킬 수 있다.
400 : 반도체 기판 410 : 도전막
420 : 하드 마스크막 431, 432 : 포토 레지스트 패턴
440 : 스페이서막 445 : 버퍼막
450 : 패드 마스크

Claims (23)

  1. 하나의 메모리 셀 블록 영역 상부에 평행하게 배치되고, 각각 도전 라인들을 포함하는 적어도 4개의 도전 라인 그룹들;
    상기 4개의 도전 라인 그룹들 중 2개의 도전 라인 그룹의 도전 라인들의 제1 방향 쪽의 단부들과 각각 연결된 제1 콘택 패드들; 및
    상기 4개의 도전 라인 그룹들 중 나머지 2개의 도전 라인 그룹들의 상기 제1 방향쪽과 반대 방향인 제2 방향 쪽의 단부들과 각각 연결된 제2 콘택 패드들을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 콘택 패드들 및 상기 제2 콘택 패드들은 주변 회로 영역에 배치된 X 디코더와 연결되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 4개의 도전 라인 그룹들 중 홀수 번째 도전 라인 그룹들은 상기 제1 방향쪽으로 연장되고, 짝수 번째 도전 라인 그룹들은 상기 제2 방향쪽으로 연장되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 4개의 도전 라인 그룹들 중 홀수 번째 도전 라인 그룹들은 상기 메모리 셀 블럭 영역의 상기 제1 방향쪽에 배치된 제1 콘택 패드 영역으로 연장되고, 짝수 번째 도전 라인 그룹들은 상기 메모리 셀 블럭 영역의 상기 제2 방향쪽에 배치된 제2 콘택 패드 영역으로 연장되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 4개의 도전 라인 그룹들의 도전 라인들은 수직 방향으로 연장되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 도전 라인들은 메모리 셀 블럭의 게이트 라인들인 반도체 소자.
  7. 하나의 메모리 셀 블록 영역 상부에 평행하게 배치되고 각각 도전 라인들을 포함하는 제1 도전 라인 그룹 내지 제8 도전 라인 그룹;
    상기 제1, 제2, 제5 및 제6 도전 라인 그룹들 각각에 대응되는 제1, 제2, 제5 및 제6 도전 라인들의 제1 방향 쪽의 단부들과 각각 연결된 제1 콘택 패드들; 및
    상기 제3, 제4, 제7 및 제8 도전 라인 그룹들 각각에 대응되는 제3, 제4, 제7 및 제8 도전 라인들의 상기 제1 방향 쪽의 반대 방향인 제2 방향 쪽의 단부들과 각각 연결된 제2 콘택 패드들을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1, 제2, 제5 및 제6 도전 라인 그룹의 상기 제1, 제2, 제5 및 제6 도전 라인들은 상기 메모리 셀 블럭 영역의 상기 제1 방향 쪽에 배치된 제1 콘택 패드 영역으로 연장되고, 상기 제3, 제4, 제7, 및 제8 도전 라인 그룹들의 상기 제3, 제4, 제7 및 제8 도전 라인들은 상기 메모리 셀 블럭 영역의 상기 제2 방향 쪽에 배치된 제2 콘택 패드 영역으로 연장되는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 콘택 패드 영역으로 연장된 상기 제1, 제2, 제5 및 제6 도전 라인 그룹의 상기 제1, 제2, 제5 및 제6 도전 라인들은 수직 방향으로 연장되는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제2 콘택 패드 영역으로 연장된 상기 제3, 제4, 제7, 및 제8 도전 라인그룹의 상기 제3, 제4, 제7 및 제8 도전 라인들은 수직 방향으로 연장되는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제1 도전 라인 그룹의 상기 제1 도전 라인들과 상기 제2 도전 라인 그룹의 상기 제2 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장되며, 상기 제5 도전 라인 그룹의 상기 제5 도전 라인들과 상기 제6 도전 라인 그룹의 상기 제6 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장되는 반도체 소자.
  12. 제 10 항에 있어서,
    상기 제3 도전 라인 그룹의 상기 제3 도전 라인들과 상기 제4 도전 라인 그룹의 상기 제4 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장되며, 상기 제7 도전 라인 그룹의 상기 제7 도전 라인들과 상기 제8 도전 라인 그룹의 상기 제8 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장되는 반도체 소자.
  13. 제 9 항에 있어서,
    서로 마주보는 방향으로 구부러져 연장되는 상기 제2 도전 라인 그룹의 상기 제2 도전 라인들과 상기 제5 도전 라인 그룹의 상기 제5 도전 라인들의 단부에 형성된 상기 제1 콘택 패드들은 동일 그룹 내의 인접한 두 개의 제1 콘택 패드들끼리 짝을 이루며, 제2 도전 라인 그룹과 연결된 제1 콘택 패드 짝은 제5 도전 라인 그룹과 연결된 제2 콘택 패드 짝과 서로 겹치지 않도록 지그재그 배치되는 반도체 소자.
  14. 제 10 항에 있어서,
    서로 마주보는 방향으로 구부러져 연장되는 상기 제4 도전 라인 그룹의 상기 제4 도전 라인들과 상기 제7 도전 라인 그룹의 상기 제7 도전 라인들의 단부에 형성된 상기 제2 콘택 패드들은 동일 그룹 내의 인접한 두 개의 제2 콘택 패드들끼리 짝을 이루며, 제4 도전 라인 그룹과 연결된 제1 콘택 패드 짝은 제7 도전 라인 그룹과 연결된 제2 콘택 패드 짝과 서로 겹치지 않도록 지그재그 배치되는 반도체 소자.
  15. 하나의 메모리 셀 블럭 영역 상부와 상기 메모리 셀 블럭의 일측에 위치한 제1 콘택 패드 영역 상부에 걸쳐서 형성된 제1, 제2, 제5 및 제6 도전 라인 그룹들;
    상기 메모리 셀 블럭 영역 상부와 상기 메모리 셀 블럭의 타측에 위치한 제2 콘택 패드 영역 상부에 걸쳐서 형성된 제3, 제4, 제7 및 제8 도전 라인 그룹들;
    상기 제1, 제2, 제5, 제6 도전 라인 그룹들에 포함된 제1 , 제2, 제5 및 제6 도전 라인들의 상기 제1 콘택 패드 영역 상부에 위치한 단부에 각각 연결된 제1 콘택 패드들;
    상기 제3, 제4, 제7, 제8 도전 라인 그룹들에 포함된 제3, 제4, 제7, 및 제8 도전 라인들의 상기 제2 콘택 패드 영역 상부에 위치한 단부에 각각 연결된 제2 콘택 패드들을 포함하며,
    상기 제1 , 제2, 제5 및 제6 도전 라인들과 상기 제3, 제4, 제7, 및 제8 도전 라인들은 서로 인접한 도전 라인 그룹과
    상기 제1 내지 제8 도전 라인 그룹들의 상기 제1 내지 제8 도전 라인들은 서로 인접한 도전 라인 그룹과 반대 방향으로 연장되어 상기 제1 콘택 패드 또는 상기 제2 콘택 패드들이 서로 겹치지 않도록 배치되는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제1 콘택 패드 영역으로 연장된 상기 제1, 제2, 제5 및 제6 도전 라인 그룹의 상기 제1 , 제2, 제5 및 제6 도전 라인들은 수직 방향으로 구부러져 연장되는 반도체 소자.
  17. 제 15 항에 있어서,
    상기 제2 콘택 패드 영역으로 연장된 상기 제3, 제4, 제7, 및 제8 도전 라인그룹의 상기 제3, 제4, 제7, 및 제8 도전 라인들은 수직 방향으로 구부러져 연장되는 반도체 소자.
  18. 제 16 항에 있어서,
    상기 제1 도전 라인 그룹의 상기 제1 도전 라인들과 상기 제2 도전 라인 그룹의 제2 다수의 도전 라인들은 서로 겹치지 않도록 반대 방행으로 구부러져 연장되며, 상기 제5 도전 라인 그룹의 상기 제5 도전 라인들과 상기 제6 도전 라인 그룹의 상기 제6 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장되는 반도체 소자.
  19. 제 17 항에 있어서,
    상기 제3 도전 라인 그룹의 상기 제3 도전 라인들과 상기 제4 도전 라인 그룹의 상기 제4 도전 라인들은 서로 겹치지 않도록 반대 방행으로 구부러져 연장되며, 상기 제7 도전 라인 그룹의 상기 제7 도전 라인들과 상기 제8 도전 라인 그룹의 상기 제8 도전 라인들은 서로 겹치지 않도록 반대 방향으로 구부러져 연장되는 반도체 소자.
  20. 제 16 항에 있어서,
    서로 마주보는 방향으로 구부러져 연장되는 상기 제2 도전 라인 그룹의 상기 제2 도전 라인들과 상기 제5 도전 라인 그룹의 상기 제5 도전 라인들의 단부에 형성된 상기 제1 콘택 패드들은 동일 그룹 내의 인접한 두 개의 제1 콘택 패드들끼리 짝을 이루며, 제2 도전 라인 그룹과 연결된 제1 콘택 패드 짝은 제5 도전 라인 그룹과 연결된 제2 콘택 패드 짝과 서로 겹치지 않도록 지그재그 배치되는 반도체 소자.
  21. 제 17 항에 있어서,
    서로 마주보는 방향으로 구부러져 연장되는 상기 제4 도전 라인 그룹의 상기 제4 도전 라인들과 상기 제7 도전 라인 그룹의 상기 제7 도전 라인들의 단부에 형성된 상기 제2 콘택 패드들은 동일 그룹 내의 인접한 두 개의 제2 콘택 패드들끼리 짝을 이루며, 제4 도전 라인 그룹과 연결된 제1 콘택 패드 짝은 제7 도전 라인 그룹과 연결된 제2 콘택 패드 짝과 서로 겹치지 않도록 지그재그 배치되는 반도체 소자.
  22. 하부 구조가 형성된 반도체 기판 상에 도전막 및 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 상에 평행한 다수의 포토 레지스트 패턴들을 형성하되, 상기 포토 레지스트 패턴들은 제1 내지 제8 그룹으로 구분되며, 제1, 제2, 제5 및제6 그룹의 포토 레지스트 패턴들은 제1 방향으로 연장되고, 제3, 제4, 제7 및 제8 그룹의 포토 레지스트 패턴들은 상기 제1 방향과 반대 방향인 제2 방향으로 연장되되록 형성하는 단계;
    상기 포토 레지스트 패턴들의 측벽에 스페이서를 형성하는 단계;
    상기 포토 레지스트 패턴들을 제거하는 단계;
    상기 제1 방향 및 상기 제2 방향으로 연장된 스페이서 중 콘택 패드가 형성될 영역 상의 스페이서를 둘러싸도록 콘택 마스크를 형성하는 단계;
    상기 스페이서 및 상기 콘택 마스크를 식각 마스크로 하여 상기 하드 마스크막을 패터닝하는 단계; 및
    상기 패터닝된 하드 마스크막을 이용하여 상기 도전막을 패터닝하여 다수의 도전 라인 및 상기 도전 라인과 연결되는 콘택 패드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  23. 제 22 항에 있어서,
    상기 다수의 도전 라인들을 형성하는 단계 후에,
    상기 콘택 패드들 사이에 연결된 도전 라인을 식각하는 단계를 더 포함하는 반도체 소자 제조 방법.
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