KR20130097408A - 반도체 장치, 메모리 시스템 및 반도체 장치 제조 방법 - Google Patents

반도체 장치, 메모리 시스템 및 반도체 장치 제조 방법 Download PDF

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Abstract

반도체 장치는 제1 방향으로 중심이 오프셋되어 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 패드들; 상기 제1 패드들과 상기 제1 방향으로 이격되어 배열되며, 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제2 패드들; 상기 제1 패드들에 각각 연결된 제1 게이트 라인들; 및 상기 제2 패드들에 각각 연결된 제2 게이트 라인들을 포함한다. 이와 같이 제1 패드들과 제2 패드들을 중첩 형태로 배열시킴으로써, 패드 영역을 감소시켜 메모리 소자의 집적도를 향상시킬 수 있다.

Description

반도체 장치, 메모리 시스템 및 반도체 장치 제조 방법{SEMICONDUCTOR DEVICE, MEMORY SYSTEM AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 메모리 시스템 및 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 패드들 및 게이트 라인들을 포함하는 반도체 장치, 메모리 시스템 및 반도체 장치 제조 방법에 관한 것이다.
최근 반도체 장치가 미세화, 고집적화됨에 따라 한정된 영역 내에 보다 많은 패턴을 형성하기 위해서는 패턴의 라인 폭 및 스페이스 폭을 감소시킬 필요가 있다. 종래에는 주로 포토리소그래피 공정에 의해 패턴을 형성하였으나, 포토리소그래피는 해상도의 한계에 따라 패턴의 라인 폭 및 스페이스 폭을 감소시키는데 어려움이 있다.
따라서, 포토리소그래피 공정의 해상 한계 이상의 미세한 폭을 가지는 미세 패턴을 형성하기 위해, 패턴을 이중으로 중첩시켜 미세 패턴을 형성하는 더블 패터닝 기술(Double patterning Technology) 및 스페이서를 이용하여 미세 패턴을 형성하는 스페이서 패터닝 기술(Spacer Patterning Technology)이 제안되었다.
한편, 반도체 장치는 패드들 및 게이트 라인들을 포함하는데, 좁은 면적에 패드들 및 게이트 라인들을 효율적으로 배치시키기 위한 레이아웃이 요구된다.
본 발명의 일 실시예는 좁은 면적에 패드들 및 게이트 라인들이 효율적으로 배치된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 중심이 오프셋되어 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 패드들; 상기 제1 패드들과 상기 제1 방향으로 이격되어 배열되며, 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제2 패드들; 상기 제1 패드들에 각각 연결된 제1 게이트 라인들; 및 상기 제2 패드들에 각각 연결된 제2 게이트 라인들을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 대각선 방향으로 확장되는 두 개의 라인 형태로 배열된 제1 및 제2 패드들; 상기 제1 패드들에 각각 연결된 제1 게이트 라인들; 및 상기 제2 패드들에 각각 연결된 제2 게이트 라인들을 포함한다.
본 발명의 또 다른 실시예에 따른 메모리 시스템은 제1 방향으로 중심이 오프셋되어 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 패드들, 상기 제1 패드들과 중첩되어 배열되며 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제2 패드들, 상기 제1 패드들에 각각 연결된 제1 게이트 라인들, 및 상기 제2 패드들에 각각 연결된 제2 게이트 라인들을 포함하는 비휘발성 메모리 소자; 및 상기 비휘발성 메모리 소자를 제어하기 위한 메모리 컨트롤러를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 피식각층 상에 하드마스크 층을 형성하는 단계; 제1 방향으로 확장된 제1 라인 패턴들 및 상기 제1 라인 패턴들의 끝단에 연결되어 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 라인 패턴들을 포함하는 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴 상에 적어도 하나의 제2 라인 패턴과 오버랩되는 아일랜드 패턴들을 포함하는 제2 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각 베리어로 상기 하드마스크층을 식각하여 제3 마스크 패턴을 형성하는 단계; 및 상기 제3 마스크 패턴을 식각 베리어로 상기 피식각층을 식각하여, 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제1 패드들, 상기 제1 패드들과 상기 제1 방향으로 이격되어 위치되며 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제2 패드들, 상기 제1 및 제2 패드들에 연결된 라인 패턴들을 형성하는 단계를 포함한다.
제1 패드들과 제2 패드들이 중첩되도록 배열시킴으로써, 패드 영역을 감소시켜 메모리 소자의 집적도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 패드 영역을 나타내는 평면도이다.
도 2a 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 패드 영역을 나타내는 평면도이다.
도 1a에 도시된 바와 같이, 반도체 장치는 제1방향(I-I')으로 중심이 오프셋되어 제2 방향(Ⅱ-Ⅱ')으로 배열된 제1 패드들(P1), 제1 패드들(P1)과 제1 방향(I-i')으로 이격되어 배열되며 제1 방향(I-I')으로 중심이 오프셋되어 상기 제2 방향(Ⅱ-Ⅱ')으로 배열된 제2 패드들(P2), 제1 패드들(P1)에 각각 연결된 제1 게이트 라인들(GL1) 및 제2 패드들(P2)에 각각 연결된 제2 게이트 라인들(GL2)을 포함한다.
다수의 제1 패드들(P1)은 제1 그룹을 구성하고, 다수의 제2 패드들(P2)은 제2 그룹을 구성한다. 또한, 제1 그룹과 제2 그룹은 일정 거리 이격되어 제1 방향(I-I')으로 차례로 배열되는데, 각 그룹에 속한 패드들(P1,P2)은 중첩되어 배열될 수 있다. 특히, 제1 및 제2 패드들(P1, P2)은 대각선 방향으로 확장되는 두 개의 라인 형태로 배열될 수 있으며, 제1 패드들(P1)이 대각선 방향으로 배열되고, 제2 패드들(P2)은 제1 패드들(P1)과 중첩되어 대각선 방향으로 배열될 수 있다. 여기서, 대각선 방향은 제1방향(I-I')과 제2 방향(Ⅱ-Ⅱ') 사이의 방향을 의미한다.
또한, 제1 게이트 라인들(GL1) 간의 간격과 제2 게이트 라인들(GL2) 간의 간격은 동일한 값을 갖고, 제1 게이트 라인들(GL1) 간의 간격보다 이웃한 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 간의 간격이 더 큰 값을 가질 수 있다.
여기서, 제2 패드들(P2)은 제1 패드들(P1)의 사이(일점쇄선 'C' 참조)에 위치될 수 있다. 이는 각 패드들(P1,P2)에 연결되는 금속 배선을 효율적으로 배치하기 위한 것으로, 제1 패드들(P1)의 중심과 제2 패드들(P2)의 중심이 엇갈리도록 배열될 수 있다. 즉, 제2 패드들(P2)은 이웃한 제1 패드들(P1) 사이에 위치되며, 제1 패드들(P1) 사이의 정중앙에 제2 패드(P2)가 위치되거나, 정중앙에서 약간 벗어나 위치될 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2)은 제1 방향(I-I')으로 확장된 제1 라인 패턴들 및 제2 방향(Ⅱ-Ⅱ')으로 확장되어 제1 패드들(P1) 또는 제2 패드들(P2)과 연결된 제2 라인 패턴들을 포함한다.
반도체 장치는 제1 패드들(P1)과 제2 방향(Ⅱ-Ⅱ')으로 이격되어 위치되며 제1 패드들(P1)과 미러 타입으로 배열된 제3 패드들(P3), 제2 패드들(P2)과 제2 방향(Ⅱ-Ⅱ')으로 이격되어 위치되며 제2 패드들(P2)과 미러 타입으로 배열된 제4 패드들(P4), 제3 패드들(P3)에 각각 연결된 제3 게이트 라인들(GL3) 및 제4 패드들(P4)에 각각 연결된 제4 게이트 라인들(GL4)을 더 포함할 수 있다.
또한, 반도체 장치는 제1 패드들(P1)과 제3 패드들(P3) 사이에 위치되며 제1 및 제3 패드들(P1,P3)에 각각 연결된 제1 더미 게이트 라인들(DL1) 및 제2 패드들(P2)과 제4 패드들(P4) 사이에 위치되며 제2 및 제4 패드들(P2,P4)과 각각 연결된 제2 더미 게이트 라인들(DL2)을 더 포함할 수 있다.
여기서, 다수의 제3 패드들(P3)은 제3 그룹을 구성하고, 다수의 제4 패드들(P4)은 제4 그룹을 구성한다. 제3 그룹과 제4 그룹은 중첩되어 배열되고, 제3 패드들(P3)과 제4 패드들(P4)은 중심이 엇갈리도록 배열될 수 있다.
제3 그룹과 제4 그룹의 패드들은 제1 그룹과 제2 그룹의 패드들과 미러 타입으로 배열되는데, 제1 그룹과 제3 그룹 간의 거리가 제2 그룹과 제4 그룹 간의 거리보다 가까울 수 있다. 즉, 제1 그룹의 최하단에 위치된 제1 패드(P1)와 제3 그룹의 최상부에 위치된 제3 패드(P3) 사이의 거리(D1)가 제2 그룹의 최하단에 위치된 제2 패드(P2)와 제4 그룹의 최상부에 위치된 제4 패드(P4) 사이의 거리(D2)보다 큰 값을 가질 수 있다(D1>D2). 이는 각 패드들에 연결되는 금속 배선들을 효율적으로 배치시키기 위한 것이다.
제3 및 제4 게이트 라인들(GL3, GL4)은 제1 및 제2 게이트 라인들(GL1, GL2)과 미러 타입으로 배열된다. 즉, 제3 및 제4 게이트 라인들(GL3, GL4)은 제1 방향(I-I')으로 확장된 제1 라인 패턴들 및 제2 방향(Ⅱ-Ⅱ')으로 확장되어 제3 패드들(P3) 또는 제4 패드들(P4)과 연결된 제2 라인 패턴들을 포함한다.
제1 및 제2 더미 게이트 라인들(DL1,DL2)은 제2 방향(Ⅱ-Ⅱ')으로 확장되는 라인 패턴으로 형성된다. 제1 패드들(P1)에 연결된 제1 더미 게이트 라인들(DL1)은 음의 제2 방향(Ⅱ-Ⅱ')으로 확장되고, 제3 패드들(P3)에 연결된 제1 더미 게이트 라인들(DL1)은 양의 제2 방향(Ⅱ-Ⅱ')으로 확장되며, 상호 미러 타입으로 배열된다. 또한, 제2 패드들(P2)에 연결된 제2 더미 게이트 라인들(DL2)은 음의 제2 방향(Ⅱ-Ⅱ')으로 확장되고, 제4 패드들(P4)에 연결된 제2 더미 게이트 라인들(DL2)은 양의 제2 방향(Ⅱ-Ⅱ')으로 확장되며, 상호 미러 타입으로 배열된다.
따라서, 각 패드들은 하나의 게이트 라인 및 적어도 하나의 더미 게이트 라인과 연결된다. 예를 들어, 각 패드의 일측 끝단은 게이트 라인과 연결되고 타측 끝단은 더미 게이트 라인과 연결될 수 있다. 또한, 하나 이상의 더미 게이트 라인과 연결될 경우, 타측 끝단 뿐만 아니라 패드의 중심에도 더미 게이트 라인이 연결될 수 있다. 이때, 일부 패드들은 더미 게이트 라인과 연결되지 않을 수 있다. 예를 들어, 각 그룹의 상부에 위치된 적어도 하나의 패드들은 더미 게이트 라인과 연결되지 않을 수 있다.
본 도면에서는 반도체 장치가 제1 내지 제4 패드들(P1~P4)을 포함하고, 제1 및 제2 패드들(P1,P2)이 대각선 방향으로 배열되어 이중으로 중첩된 경우에 대해 도시하였는데, 이중 이상으로 중첩된 형태로 패드들을 배열시키는 것도 가능하다. 예를 들어, 반도체 장치는 제2 패드들(P2)과 제1 방향(I-I')으로 이격되어 위치되며, 제1 방향(I-I')으로 중심이 오프셋되어 제2 방향(Ⅱ-Ⅱ')으로 배열된 제5 패드들을 더 포함할 수 있으며, 제5 패드들과 미러 타입으로 배열된 제6 패드들을 더 포함할 수 있다. 이러한 경우, 패드들은 3중으로 중첩된 형태로 배열된다.
도 1b에 도시된 바와 같이, 반도체 장치는 패드들(P1~P4)에 각각 연결된 금속 배선들(ML1~ML4)을 포함한다. 예를 들어, 금속 배선들(ML1~ML4)은 제1 방향(I-I')으로 확장된 라인 패턴들일 수 있으며, 특히, 음의 제1 방향(I-I')으로 확장될 수 있다.
금속 배선들(ML)은 동일한 라인/스페이스 폭으로 배열될 수 있다. 예를 들어, 제1 패드들(P1)에 연결된 제1 금속 배선들(ML) 사이로 제2 패드들(P2)에 연결된 제2 금속 배선들(ML2)이 배열되고, 제3 패드들(P3)에 연결된 제3 금속 배선들(ML) 사이로 제4 패드들(P4)에 연결된 제4 금속 배선들(ML4)이 배열된다. 단, 외곽에 위치된 금속 배선들은 상이한 스페이스 폭으로 배열될 수 있다.
이때, 제1 및 제3 금속 배선들(ML1,ML3)은 제1 및 제3 패드들(P1,P3)의 중심 영역에 연결되고, 제2 및 제4 금속 배선들(ML2,ML4)의 경우 제2 및 제4 패드들(P2,P4)의 가장자리 영역에 연결될 수 있다. 따라서, 콘택 마진을 확보하기 위해, 제2 및 제4 금속 배선들(ML2,ML4)은 패드들(P2,P4)과 접한 영역에서 꺾어진 형태를 가질 수 있다.
또한, 금속 배선들(ML1~ML4)은 X-디코더(X-decoder)와 연결되는데, X-디코더는 메모리 블록의 일측에 한해 구비된 원 사이드 X-디코더(1-side X-decode)이거나, 메모리 블록 양측에 구비된 투 사이드 X-디코더(2-side X-decider)일 수 있다. 투 사이드 X-디코더의 경우, 금속 배선들(ML1~ML4) 중 일부는 음의 제1 방향(I-I')으로 확장되고, 나머지는 양의 제1 방향(I-I')으로 확장되어 양 측의 X-디코더와 각각 연결될 수 있다.
도 2a 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도이고, 각 번호의 b도는 a도의 A-A' 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 기판(20) 상에 피식각층(21)을 형성하고, 피식각층(21) 상에 하드마스크층(22)을 형성한다. 여기서, 피식각층(21)은 폴리실리콘막 등의 도전막일 수 있고, 하드마스크층(22)은 질화막 등일 수 있다.
이어서, 하드마스크층(22) 상에 제1 마스크 패턴(MK1)을 형성한다. 제1 마스크 패턴(MK1)은 게이트 라인들 및 더미 게이트 라인들을 형성하기 위한 것으로, 제1 방향(I-I')으로 확장된 제1 라인 패턴들(24A) 및 제1 라인 패턴들(24A)의 끝단에 연결되어 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 라인 패턴들(24B)을 포함한다. 여기서, 제1 라인 패턴(24A)과 제2 라인 패턴(24B)은 "ㄷ" 형태로 연결되고, 제1 마스크 패턴(MK1)은 다수의 "ㄷ" 패턴들이 겹쳐진 형태로 형성될 수 있다.
이와 같은 형태의 제1 마스크 패턴(MK1)은 보조 패턴(23)을 이용하여 형성될 수 있다. 예를 들어, 하드마스크층(22) 상에 보조 패턴(23)을 형성한 후, 보조 패턴(23)의 측벽에 스페이서 형태의 제1 마스크 패턴(MK1)을 형성한다.
보조 패턴(23)은 제1 방향(I-I')으로 확장된 제3 라인 패턴들(23A) 및 제3 라인 패턴들(23A)의 끝단에 연결되어 제2 방향(Ⅱ-Ⅱ')으로 확장된 제4 라인 패턴들(23B)을 포함한다. 여기서, 제3 라인 패턴(23A)과 제4 라인 패턴(23B)은 "ㄷ" 형태로 연결되고, 보조 패턴(23)은 다수의 "ㄷ" 패턴들이 겹쳐진 형태로 형성될 수 있다.
또한, 제4 라인 패턴들(23B)은 제3 라인 패턴들(23A)과 동일한 폭으로 형성되거나 더 두꺼운 폭으로 형성될 수 있다. 예를 들어, 제4 라인 패턴들(23B) 중 일부를 제3 라인 패턴들(23A) 보다 두꺼운 폭으로 형성할 수 있는데, 이는 제1 그룹에 속한 제1 패드들과 제2 그룹에 속한 제2 패드들을 충분한 거리로 이격시키기 위한 것이다. 즉, 패드들을 그룹별로 분리시키기 위한 것이다. 따라서, 제1 방향(I-I')으로 배열된 그룹들을 일정 거리 이격시키기 위해 그룹들의 경계에 위치되는 제4 라인 패턴들(23B)은 다른 제4 라인 패턴들(23B)보다 두꺼운 폭으로 형성할 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 제1 마스크스 패턴(MK1)은 잔류시키면서 보조 패턴(23)을 선택적으로 제거한다. 이로써, 제1 마스크 패턴(MK1)이 형성된다. 이와 같이, 보조 패턴(23)을 이용하여 스페이스 형태의 제1 마스크 패턴(MK1)을 형성함으로써, 포토리소그래피 공정의 노광 한계보다 작은 피치를 갖는 제1 마스크 패턴(MK1)을 형성할 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 제1 마스크 패턴(MK1) 상에 제2 마스크 패턴(MK2)을 형성한다. 제2 마스크 패턴(MK2)은 패드들을 형성하기 위한 것으로, 적어도 하나의 제2 라인 패턴(24B)과 오버랩되는 아일랜드 패턴들(25A~25D)을 포함한다.
각 아일랜드 패턴(25A~25B)은 제1 내지 제4 패드들(P1~P4)을 형성하기 위한 것이다. 제1 아일랜드 패턴들(25A)은 제1 패드들(P1)을 형성하기 위한 것으로 제1방향(I-I')으로 중심이 오프셋되어 제2 방향(Ⅱ-Ⅱ')으로 배열되고, 제2 아일랜드 패턴들(25B)은 제1 아일랜드 패턴들(25A)과 제1 방향(I-I')으로 이격되어 위치되며 제1 방향(I-I')으로 중심이 오프셋되어 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 또한, 제3 및 제4 아일랜드 패턴들(25C,25D)은 제1 및 제2 아일랜드 패턴들(25A,25B)과 미러 타입으로 배열된다.
도 5a 및 도 5b에 도시된 바와 같이, 제1 마스크 패턴(MK1) 및 제2 마스크 패턴(MK2)을 식각 베리어로 하드마스크층(22)을 식각하여 제3 마스크 패턴(MK3)을 형성한다.
도 6a 및 도 6b에 도시된 바와 같이, 제3 마스크 패턴(MK3)을 식각 베리어로 피식각층(21)을 식각하여 아일랜드 패턴들(21A) 및 라인 패턴들(21B)을 형성한다.
여기서, 아일랜드 패턴들(21A)은 제1 내지 제4 패드들로 사용된다. 또한, 현재 단계에서는 각 라인 패턴(21E)이 "ㄷ" 형태로 꺾어진 하나의 라인 형태로 형성되는데, 후속 공정에 의해 패터닝되어 제1 내지 제4 게이트 라인들, 제1 및 제2 더미 게이트 라인들을 형성하게 된다.
도 7a 및 도 7b에 도시된 바와 같이, 아일랜드 패턴들(21A) 및 라인 패턴들(21B)이 형성된 결과물 상에 제4 마스크 패턴(MK4)을 형성한다.
제4 마스크 패턴(MK4)은 라인 패턴들(21B)을 식각하여 제1 내지 제4 게이트 라인들, 제1 및 제2 더미 게이트 라인들을 형성하기 위한 것이다. 특히, 제4 마스크 패턴(MK4)은 각 패드가 하나의 게이트 라인과 연결되도록 하기 위한 것으로, 라인 패턴들(21B)을 식각하는 과정에서 제1 및 제2 더미 라인들이 형성된다. 따라서, 제4 마스크 패턴(MK4)은 패드 영역을 덮으면서 제2 방향(Ⅱ-Ⅱ')으로 이웃한 아일랜드 패턴들(21A) 사이에 연결된 라인 패턴들(21B)을 노출시키는 개구부들(OP1, OP2)을 포함한다.
여기서, 개구부들(OP1, OP2)은 하나의 그룹에 속한 아일랜드 패턴들(21A) 사이에 연결된 라인 패턴들(21B)를 노출시키는 제1 개구부들(OP1)과 상이한 그룹에 속한 아일랜드 패턴들(21A) 사이에 연결된 라인 패턴들(21B)을 노출시키는 제2 개구부(OP2)를 포함한다. 특히, 제2 개구부(OP2)는 제1 그룹과 제3 그룹 사이에 연결된 라인 패턴들(21B)과 제2 그룹과 제4 그룹 사이에 연결된 라인 패턴들(21B)을 모두 노출시키도록 충분한 크기의 라인 형태로 형성될 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 제4 마스크 패턴(MK4)을 식각 베리어로 라인 패턴들(21B)을 식각한다. 이로써, 제1 내지 제4 패드들(P1~P4), 제1 내지 제4 게이트 라인들(GL1~GL4), 제1 더미 게이트 라인들(DL1) 및 제2 더미 게이트 라인들(DL2)이 형성된다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 도 1a 내지 도 8b를 참조하여 설명된 패드 영역을 구비한 셀 어레이를 갖도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 9를 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
P1~P4: 제1 내지 제4 패드들
GL1~GL4: 제1 내지 제4 게이트 라인들
DL1, DL2: 제1 및 제2 더미 게이트 라인들
ML1, ML2: 제1 및 제2 금속 배선들
20: 기판 21: 피식각층
22: 하드마스크층 MK1~MK4: 제1 내지 제4 마스크 패턴

Claims (30)

  1. 제1 방향으로 중심이 오프셋되어 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 패드들;
    상기 제1 패드들과 상기 제1 방향으로 이격되어 배열되며, 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제2 패드들;
    상기 제1 패드들에 각각 연결된 제1 게이트 라인들; 및
    상기 제2 패드들에 각각 연결된 제2 게이트 라인들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 패드들과 상기 제2 패드들은 중첩되어 배열된
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 패드들과 상기 제2 방향으로 이격되어 위치되며, 상기 제1 패드들과 미러 타입으로 배열된 제3 패드들;
    상기 제2 패드들과 상기 제2 방향으로 이격되어 위치되며, 상기 제2 패드들과 미러 타입으로 배열된 제4 패드들;
    상기 제3 패드들에 각각 연결된 제3 게이트 라인들; 및
    상기 제4 패드들에 각각 연결된 제4 게이트 라인들
    을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제3 패드들과 상기 제4 패드들은 중첩되어 배열되는
    반도체 장치.
  5. 제3항에 있어서,
    상기 제1 패드들과 상기 제3 패드들 사이에 위치되며, 상기 제1 및 제3 패드들에 각각 연결된 제1 더미 게이트 라인들; 및
    상기 제2 패드들과 상기 제4 패드들 사이에 위치되며, 상기 제2 및 제4 패드들과 각각 연결된 제2 더미 게이트 라인들
    을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 및 제2 게이트 라인들은 상기 제1 및 제2 패드들의 일측 가장자리에 연결되고, 상기 제1 더미 게이트 라인들은 상기 제1 및 제3 패드들의 타측 가장자리에 연결되고, 상기 제2 더미 게이트 라인들은 상기 제2 및 제4 패드들의 타측 가장자리에 연결된
    반도체 장치.
  7. 제3항에 있어서,
    상기 제1 패드들과 상기 제3 패드들 간의 거리는, 상기 제2 패드들과 상기 제4 패드들 간의 거리 보다 큰 값을 갖는
    반도체 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2 게이트 라인들은,
    상기 제1 방향으로 확장된 제1 라인 패턴들 및, 상기 제2 방향으로 확장되어 상기 제1 패드들 또는 상기 제2 패드들과 연결된 제2 라인 패턴들을 포함하는
    반도체 장치.
  9. 제1항에 있어서,
    상기 제1 게이트 라인들 간의 제1 간격보다 이웃한 제1 게이트 라인과 제2 게이트 라인 간의 제2 간격이 더 큰 값을 갖는
    반도체 장치.
  10. 제1항에 있어서,
    상기 제2 패드들은 상기 제1 패드들의 사이에 위치된
    반도체 장치.
  11. 제1항에 있어서,
    상기 제2 패드들은 상기 제1 패드들에 비해 개수가 적은
    반도체 장치.
  12. 제1항에 있어서,
    상기 제1 패드들에 연결된 제1 금속 배선들; 및
    상기 제2 패드들에 연결된 제2 금속 배선들
    을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 금속 배선들은,
    상기 제2 패드들과 접한 영역이 꺾어진 형태를 갖는
    반도체 장치.
  14. 대각선 방향으로 확장되는 두 개의 라인 형태로 배열된 제1 및 제2 패드들;
    상기 제1 패드들에 각각 연결된 제1 게이트 라인들; 및
    상기 제2 패드들에 각각 연결된 제2 게이트 라인들
    을 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 패드들과 상기 제2 방향으로 이격되어 위치되며, 상기 제1 패드들과 미러 타입으로 배열된 제3 패드들;
    상기 제2 패드들과 상기 제2 방향으로 이격되어 위치되며, 상기 제2 패드들과 미러 타입으로 배열된 제4 패드들;
    상기 제3 패드들에 각각 연결된 제3 게이트 라인들; 및
    상기 제4 패드들에 각각 연결된 제4 게이트 라인들
    을 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 패드들과 상기 제3 패드들 사이에 위치되며, 상기 제1 및 제3 패드들에 각각 연결된 제1 더미 게이트 라인들; 및
    상기 제2 패드들과 상기 제4 패드들 사이에 위치되며, 상기 제2 및 제4 패드들과 각각 연결된 제2 더미 게이트 라인들
    을 더 포함하는 반도체 장치.
  17. 제14항에 있어서,
    상기 제1 게이트 라인들 간의 제1 간격보다 이웃한 제1 게이트 라인과 제2 게이트 라인 간의 제2 간격이 더 큰 값을 갖는
    반도체 장치.
  18. 제14항에 있어서,
    상기 제2 패드들은 상기 제1 패드들의 사이에 위치된
    반도체 장치.
  19. 제14항에 있어서,
    상기 제1 패드들에 연결된 제1 금속 배선들; 및
    상기 제2 패드들에 연결된 제2 금속 배선들
    을 더 포함하는 반도체 장치.
  20. 제1 방향으로 중심이 오프셋되어 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 패드들, 상기 제1 패드들과 상기 제1 방향으로 이격되어 배열되며 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제2 패드들, 상기 제1 패드들에 각각 연결된 제1 게이트 라인들, 및 상기 제2 패드들에 각각 연결된 제2 게이트 라인들을 포함하는 비휘발성 메모리 소자; 및
    상기 비휘발성 메모리 소자를 제어하기 위한 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  21. 피식각층 상에 하드마스크 층을 형성하는 단계;
    제1 방향으로 확장된 제1 라인 패턴들 및 상기 제1 라인 패턴들의 끝단에 연결되어 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 라인 패턴들을 포함하는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴 상에 적어도 하나의 제2 라인 패턴과 오버랩되는 아일랜드 패턴들을 포함하는 제2 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각 베리어로 상기 하드마스크층을 식각하여 제3 마스크 패턴을 형성하는 단계; 및
    상기 제3 마스크 패턴을 식각 베리어로 상기 피식각층을 식각하여, 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제1 패드들, 상기 제1 패드들과 상기 제1 방향으로 이격되어 배열되며 상기 제1 방향으로 중심이 오프셋되어 상기 제2 방향으로 배열된 제2 패드들, 상기 제1 및 제2 패드들에 연결된 라인 패턴들을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  22. 제21항에 있어서,
    이웃한 상기 제1 패드들 사이 및 이웃한 상기 제2 패드들 사이의 상기 라인 패턴들을 식각하여, 상기 제1 패드들에 각각 연결된 제1 게이트 라인들 및 상기 제2 패드들에 각각 연결된 제2 게이트 라인들을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  23. 제21항에 있어서,
    상기 제1 라인 패턴들과 상기 제2 라인 패턴들은 "ㄷ" 형태로 연결되고, 상기 제1 마스크 패턴은 다수의 "ㄷ" 패턴들이 겹쳐진 형태를 갖는
    반도체 장치 제조 방법.
  24. 제21항에 있어서,
    상기 제1 패드들, 상기 제2 패드들 및 상기 라인 패턴들을 형성하는 단계는,
    상기 제1 패드들과 상기 제2 방향으로 이격되어 위치되며 상기 제1 패드들과 미러 타입으로 배열된 제3 패드들, 상기 제2 패드들과 상기 제2 방향으로 이격되어 위치되며 상기 제2 패드들과 미러 타입으로 배열된 제4 패드들, 상기 제3 및 제4 패드들에 연결된 라인 패턴들을 더 형성하는
    반도체 장치 제조 방법.
  25. 제24항에 있어서,
    이웃한 상기 제3 패드들 사이 및 이웃한 상기 제4 패드들 사이의 상기 라인 패턴들을 식각하여, 상기 제3 패드들에 각각 연결된 제3 게이트 라인들 및 상기 제4 패드들에 각각 연결된 제4 게이트 라인들을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  26. 제25항에 있어서,
    상기 제3 게이트 라인들 및 상기 제4 게이트 라인들을 형성하는 단계는,
    상기 제1 패드들과 상기 제3 패드들 사이 및 상기 제2 패드들과 상기 제4 패드들 사이의 상기 라인 패턴들을 식각하여, 상기 제1 및 제3 패드들에 각각 연결된 제1 더미 게이트 라인들 및 상기 제2 및 제4 패드들에 각각 연결된 제2 더미 게이트 라인들을 더 형성하는
    반도체 장치 제조 방법.
  27. 제24항에 있어서,
    상기 제1 패드들과 상기 제3 패드들 간의 거리는, 상기 제2 패드들과 상기 제4 패드들 간의 거리 보다 큰 값을 갖는
    반도체 장치 제조 방법.
  28. 제21항에 있어서,
    상기 제1 마스크 패턴을 형성하는 단계는,
    상기 제1 방향으로 확장된 제3 라인 패턴들 및 상기 제3 라인 패턴들의 끝단에 연결되어 상기 제2 방향으로 확장된 제4 라인 패턴들을 포함하는 보조 패턴을 형성하는 단계;
    상기 보조 패턴들의 측벽에 스페이서 형태의 상기 제1 마스크 패턴을 형성하는 단계; 및
    상기 보조 패턴들을 제거하는 단계를 포함하는
    반도체 장치 제조 방법.
  29. 제28항에 있어서,
    상기 제3 라인 패턴과 상기 제4 라인 패턴은 "ㄷ" 형태로 연결되고, 상기 보조 패턴은 다수의 "ㄷ" 패턴들이 겹쳐진 형태를 갖는
    반도체 장치 제조 방법.
  30. 제28항에 있어서,
    상기 제4 라인 패턴들 중 일부는 상기 제3 라인 패턴들보다 두꺼운 폭을 갖는
    반도체 장치 제조 방법.
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