CN107123647B - 集成电路的高密度图案化材料 - Google Patents

Abstract

本发明公开了一种集成电路，包括多个条状材料以及多个着陆区。条状材料位于一基板上，条状材料包括多个条S(i)，i从3至n的每条S(i)具有一第一区段及一第二区段，第二区段通过一间隙与第一区段分开。着陆区包括多个着陆区A(i)，i从3至n‑2的每个着陆区A(i)连接多个条状材料中的条S(i)的一第一区段至多个条状材料中的条S(i+2)的一第二区段，且设置于条S(i+1)中的第一区段与第二区段之间的间隙。条S(i)在正交于多个条状材料的一方向上具有一第一间距，着陆区A(i)在正交于多个条状材料的方向上具有一第二间距，第二间距为第一间距的两倍。

Description

集成电路的高密度图案化材料

技术领域

本发明涉及集成电路的图案化条状材料与接触区以及其制造方法，包括通过形成条状材料以利于使用多重图案化方法制造集成电路。

背景技术

集成电路一般被用于制造各种电子装置，例如存储器芯片。降低集成电路尺寸为一强烈的需求，以增加个别元件的密度并增进集成电路的功能性。集成电路上的最小间距(minimum pitch)(两个相同型态的相邻结构，例如两个相邻闸导体的相同点之间的最小距离)通常作为电路密度的代表性量测。

增加电路密度通常受限于可用的光刻设备(photolithographic equipment)的分辨率(resolution)。特定一块光刻设备可生产的图形与间隔的最小尺寸，有关于其分辨力(resolution capacity)。

特定一块光刻设备可产生的最小图形宽度与最小间隔宽度的总和为此块光刻设备可生产的最小间距。最小图形宽度通常大约等于最小间隔宽度，因此特定一块光刻设备可生产的最小间距大约等于最小图形宽度的两倍。

降低集成电路之间距以低于生产的光刻设备的最小间距的一种方式，是通过使用双重或四重(quadruple)图案化，在此有时被称作多重图案化(multiple patterning)。通过此方法，一单一掩模通常被用于制造一系列平行的条状材料于基板上。接着可以不同的方法转换每个平行的条状材料为多重平行条状材料。各种方法通常使用一系列的沉积与刻蚀步骤达成。不同的方式可见于Xie，Peng and Smith，Bruce W.，″Analysis of Higher-Order Pitch Division for Sub-32nm Lithography″，Optical Microlithography XXII，Proc.of SPIE Vol.7274，72741Y，2009 SPIE。

一层条状材料可通过层内连接器(interlayer connector)至另一层，层内连接器着陆于着陆区(landing area)。层内连接器使用不同的图案化步骤形成，此不同的图案化步骤相较于用于较密的条的图案化步骤，具有更大的间距。当平行的条状材料为了更高的密度通过多重图案化制成缩小，连接于平行的条状材料的层内连接器所须的着陆区的间距变得大于条状材料的间距。

因此希望提供一种技术可制造着陆区的间距大于平行条状材料的间距，而不需要放宽平行条状材料的间距，可作为特定一块光刻设备可生产的最小间距。

发明内容

根据本发明，提出一种集成电路，包括多个条状材料以及多个着陆区。条状材料位于一基板上，条状材料包括多个条S(i)，i从3至n的每条S(i)具有一第一区段及一第二区段，第二区段通过一间隙与第一区段分开。在间隙的相反测，条S(i)的第一区段与第二区段对齐，使第一区段与第二区段呈一直线。着陆区包括多个着陆区A(i)，i从3至n-2的每个着陆区A(i)连接多个条状材料中的条S(i)的一第一区段至多个条状材料中的条S(i+2)的一第二区段，且设置于条S(i+1)中的第一区段与第二区段之间的间隙。条S(i)在正交于多个条状材料的一方向上具有一第一间距，着陆区A(i)在正交于多个条状材料的方向上具有一第二间距，第二间距为第一间距的两倍。条S(i)可包括导电材料，且设置于例如金属层2的层内。

条S(i)中的间隙在平行于多个条状材料的一方向上具有长度，着陆区A(i)在平行于多个条状材料的方向上具有宽度，宽度小于条S(i+1)的第一区段与第二区段之间的间隙的长度。着陆区中相邻的着陆区A(i)与A(i+1)在平行于多个条状材料的该方向上具有一偏移量。偏移量可至少为条S(i+1)的第一区段与第二区段之间的间隙的长度。着陆区中相邻的着陆区A(i)与A(i+1)在平行于多个条状材料的该方向上具有一间距，间距与条S(i+1)的第一区段与第二区段之间的间隙的长度相等。着陆区中相邻的着陆区A(i)与A(i+1)在正交于多个条状材料的该方向上通过一第一间距具有一偏移量。

在集成电路的多个条S(i)中，i从3至n的每条S(i)具有一第三区段，第三区段通过一间隙与该第二区段分开。在间隙的相反测，条S(i)的第二区段与第三区段对齐，使第二区段与第三区段呈一直线。集成电路可包括多个第二着陆区。多个第二着陆区包括多个着陆区A2(i)，i从3至n的每个着陆区A2(i)连接多个条状材料中的条S(i)的一第三区段至多个条状材料中的条S(i+2)的一第二区段，且设置于条S(i+1)中的第二区段与第三区段之间的间隙。第二着陆区A2(i)在正交于多个条状材料的方向上具有一第二间距，第二间距为第一间距的两倍。着陆区A(i)与第二着陆区A2(i)在平行于多个条状材料的该方向上为镜像。

在此所述的多个条状材料与多个着陆区可用于集成电路中任何具有紧密间距的条状材料，例如集成电路存储器、中央处理器(central processing units，CPU)、场可程序化栅极阵列(field programmable gate arrays，FPGA)等。紧密间距的多个条状材料可包括全局字符线、全局位线、局部字符线、局部位线、总线等。

根据本发明，提出一种在此所述的存储装置的制造方法。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1为一基板上的多个条状材料以及连接于此些条状材料的区段的多个着陆区的俯视图。

图2为多个条状材料、如图1所述连接于此些条状材料的区段的多个着陆区及与前述着陆区呈镜像的多个第二着陆区的俯视图。

图3为包括多个掩模条及连接由间隙所分开的多个掩模条区段的多个掩模区的一掩模的示意图。

图4为包括图3所示的多个掩模条、多个掩模区以及连接于掩模条的第二、三区段的多个第二掩模区的一掩模的示意图。

图5至12示出的是如图3所示通过两个掩模条之间的一掩模区的AA线所切的剖面的制造步骤。

图13至20示出了如图3所示通过一掩模条中的一掩模间隙的BB线所切的剖面的制造步骤。

图21A是一着陆区与相邻的条状材料在X-Z平面的剖面图。

图21B是一盖区与相邻的条状材料的剖面图，相较于图21A所示的着陆区更高层。

图22A示出了图3、4所述，除了包括掩模条ML(j)的掩模以外的一第二掩模；图22B示出了使用第二掩模切断条状材料S(i)后的端点。

图23为一电路图，示出了在一存储单元区块中的X-Y平面的NAND串行的实施例，存储单元区块连接于一3D存储器中的局部与全局字符线驱动器，其中可使用如图1、2所述的多个条状材料中的材料条。

【附图标记说明】

S(1)～S(9)、131： 条

101： 间隙的长度

102： 着陆区的宽度

105： 直线

110a、120a、130a、140a、150a、160a、170a、210a、220a、230a、240a、250a、260a、270a、2103：

着陆区

141、151、161、171、1291、1292、1293、1294、1295、1296、2091、2092、2093、2094：

第一区段

112、122、142、152、162、172、182、1299、2095、2098、2099：

第二区段

133、143、153： 第三区段

1295、1299、2094、2098、2112、2114： 条状材料

300： 掩模

301： 掩模间隙的长度

302： 掩模区的宽度

ML(1)～ML(4)、311、331、342、581、582、1381、1382、1384：

掩模条

310a、320a、330a、420a、583、2201、2202： 掩模区

321、331： 第一区段

321g、331g、1383： 掩模间隙

312、322、332、342： 第二区段

530： 刻蚀停止层

540： 绝缘层

550： 半导体材料层

560： 牺牲层

570： 介电抗反射涂层

661、662、1461、1462、1464： 牺牲条

1463： 间隙

663： 牺牲区

790： 间隔物材料

891a、891b、892a、892b、893a、893b、1691a、1691b、1692a、1692b、1694a、1694b：

侧壁间隔物

1111～1116、1119、1911～1915、1918、1919：沟槽

2010： 层内连接器

2114： 盖区

2320、2321： 共享源极线

2330、2331、2332、2333： 第一串行选择开关

2340、2341： 第二串行选择开关

2360～2370： 局部字符线驱动器

2311： 全局字符驱动器

2311g： 全局字符线

2366： 局部字符线驱动器

2380： 局部字符译码器

2385： 控制信号线

2390： 全局字符译码器

2395： 导体

P1： 第一间距

P2： 第二间距

X、Y、Z： 坐标轴

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

本发明实施例的实施方式将随所附图式说明如下。可理解的是，并非将本发明限定于特定的结构实施例或方法实施例，本发明可以其他的特征、元件、方法与实施例执行。实施例是用于描述本发明，并非用于限制权利要求所限定的范围。本领域的技术人员将可理解以下描述的各种等同的变化。各实施例中类似的元件将以类似的附图标记标示。

图1为一基板上的多个条状材料以及连接于此些条状材料的区段的多个着陆区，在X-Y平面的俯视图。如图1所示，集成电路包括多个条状材料(例如条1～9)。多个条状材料包括条S(i)，i从3至n的每条S(i)具有一第一区段及一第二区段，第二区段通过一间隙与第一区段分开。在间隙的相反侧上，条S(i)(例如S(5))的第一区段与第二区段(例如151、152)对齐，使第一区段与第二区段设置为一直线(例如105)。虽然图1的示例示出至n＝9，然而，n也可大于9，例如为32、64、128等。

集成电路包括多个着陆区(例如110a、120a、130a、140a、150a、160a及170a)。多个着陆区包括多个着陆区A(i)，i从3至n-2的每个着陆区A(i)连接多个条状材料中的条S(i)的一第一区段至多个条状材料中的条S(i+2)的一第二区段，且着陆区A(i)设置于条S(i+1)中的第一区段与第二区段之间的间隙。

举例来说，当i＝3，着陆区A(3)(例如130a)连接多个条状材料中的条S(3)(例如131)的一第一区段至多个条状材料中的条S(5)的一第二区段(例如152)，且着陆区A(3)(例如130a)设置于条S(4)中的第一区段与第二区段(例如141与142)之间的间隙。举例来说，当i＝6，着陆区A(6)(例如160a)连接多个条状材料中的条S(6)的一第一区段(例如161)至多个条状材料中的条S(8)的一第二区段(例如182)，且着陆区A(6)(例如160a)设置于条S(7)中的第一区段与第二区段(例如171与172)之间的间隙。

在本发明中，i自1至n，多个着陆区A(i)中的(n-2)个着陆区连接多个条S(i)中的n条。举例来说，如图1所示当n＝9，多个着陆区中的7个着陆区(例如110a、120a、130a、140a、150a、160a及170a)连接多个条中的9条。

条S(i)在正交于该多个条状材料的一方向(例如X方向)上具有一第一间距(例如P1)，着陆区A(i)在正交于多个条状材料的方向上具有一第二间距(例如P2)，第二间距为第一间距的两倍。第一间距可由一自对准双重图案化制程所定义。举例来说，第一间距可小于40nm(纳米)。

条S(i)中的间隙在平行于多个条状材料的一方向(例如Y方向)上具有长度(例如101)，着陆区A(i)在平行于多个条状材料的方向上具有宽度(例如102)。着陆区A(i)的宽度小于条S(i+1)的第一区段与第二区段之间的间隙(例如101)的长度。举例来说，当i＝6，着陆区A(6)(例如160a)的宽度(例如102)小于条S(7)的第一区段与第二区段之间的间隙(例如101)的长度。

着陆区中相邻的着陆区A(i)与A(i+1)在平行于多个条状材料的方向上具有一偏移量。举例来说，着陆区中相邻的着陆区A(6)与A(7)(例如160a与170a)在平行于多个条状材料的方向上具有一偏移量。

在平行于多个条状材料的方向上，相邻的着陆区A(i)与A(i+1)之间的偏移量至少为条S(i+1)的第一区段与第二区段之间的间隙的长度。举例来说，当i＝6，在平行于多个条状材料的方向上，相邻的着陆区A(6)与A(7)(例如160a与170a)之间的偏移量至少为条S(7)的第一区段与第二区段(例如171与172)之间的间隙的长度。

在着陆区中相邻的着陆区A(i)与A(i+1)在平行于多个条状材料的方向上可具有一间距，此间距与条S(i+1)的第一区段与第二区段之间的间隙的长度相等。举例来说，当i＝6，在着陆区中相邻的着陆区A(6)与A(7)(例如160a与170a)在平行于多个条状材料的方向上可具有一间距，此间距与条S(7)的第一区段与第二区段(例如171与172)之间的间隙(例如101)的长度相等。

在着陆区中相邻的着陆区A(i)与A(i+1)在正交于多个条状材料的方向上通过间距具有一偏移量。举例来说，当i＝3，在着陆区中相邻的着陆区A(3)与A(4)(例如130a与140a)在正交于多个条状材料的方向上通过间距(P1)具有一偏移量。

图2为多个条状材料、如图1所述连接于此些条状材料的区段的多个着陆区及与前述着陆区呈镜像的多个第二着陆区，在X-Y平面的俯视图。图2中类似的元件将采用与图1中类似的标号。

在图2所示的示例，多个条S(i)中，i从3至n的每条S(i)可具有一第三区段，第三区段通过一间隙与第二区段分开。举例来说，当i＝5，条S(5)可具有一第三区段(例如153)，第三区段通过一间隙(例如240a)与第二区段(例如152)分开。在间隙的相反侧上，条S(i)(例如S(5))的第二区段与第三区段(例如152、153)对齐，使第二区段与第三区段设置为一直线(例如105)。

除了图1所示的多个着陆区(例如110a、120a、130a、140a、150a、160a及170a)，集成电路可包括多个第二着陆区(例如210a、220a、230a、240a、250a、260a及270a)。多个第二着陆区包括多个着陆区A2(i)，i从3至n。每个着陆区A2(i)连接多个条状材料中的条S(i)的一第三区段至多个条状材料中的条S(i+2)的一第二区段，且着陆区A2(i)设置于条S(i+1)中的第二区段与第三区段之间的间隙。举例来说，当i＝3，着陆区A2(3)(例如230a)连接多个条状材料中的条S(3)的一第三区段(例如133)至多个条状材料中的条S(5)的一第二区段(例如152)，且着陆区A2(3)(例如230a)设置于条S(4)中的第二区段与第三区段(例如142与143)之间的间隙。

条S(i)在正交于该多个条状材料的一方向(例如X方向)上具有一第一间距(例如P1)，着陆区A2(i)在正交于多个条状材料的方向上具有一第二间距(例如P2)，第二间距为第一间距的两倍。

多个着陆区(例如110a、120a、130a、140a、150a、160a及170a)中的着陆区A(i)与多个第二着陆区(例如210a、220a、230a、240a、250a、260a及270a)中的着陆区A2(i)在平行于多个条状材料的方向(例如Y方向)上为镜像。

在某些实施例的多个条状材料中，两个左侧条可不具有第二区段，两个右侧条可不具有第一区段。举例来说，两个左侧条S(1)与S(2)可不具有第二区段112与122，第二区段112与122分别位于条S(1)的第一区段与着陆区110a之下。举例来说，当n＝9，两个右侧条S(n-1)与S(n)可不具有第一区段，第一区段分别位于条S(9)的着陆区170a与第二区段之上(未示)。因此，当i＜3，条S(i)可不具有一第二区段；当i＝3，条S(i-1)与S(i-2)可不具有一第二区段；当i＝3，条S(i-2)可不具有一第二区段。

在其他实施例的多个条状材料中，两个左侧条可具有第二区段(例如112与122)且/或两个右侧条可具有第一区段。在这些实施例中，多个着陆区中的着陆区未连接此两个左侧条的第二区段，也未连接此两个右侧条的第一区段。此两个左侧条的第二区段与此两个右侧条的第一区段可作为虚设区段(dummy segments)。

虽然在本实施例中多个条状条状材料与多个着陆区的标志(i)从左至右增加，但也可随着标志(i)从右至左增加，使多个条状条状材料与多个着陆区从左至右减少。举例来说，若标志(i)从右至左增加，则在多个条状材料中，两个右侧条S(1)与S(2)可不具有第一区段，而两个左侧条S(n-1)与S(n)可不具有第二区段。举例来说，若标志(i)从右至左增加，则在多个着陆区中，i从3至(n-2)的每个着陆区A(i)连接多个条状材料中的条S(i+2)的一第一区段至多个条状材料中的条S(i)的一第二区段，且设置于条S(i+1)中第一区段与第二区段之间的间隙。

图3是包括多个掩模条(mask line)及连接由间隙所分开的多个掩模条区段的多个掩模区(mask area)的一掩模300，在X-Y平面的示意图。此掩模可为一光刻掩模，用以定义制造在此所述的集成电路的一图案。图案包括不通光的掩模条与掩模区，以及介于掩模条之间的开放区，开放区允许光线通过。掩模用于一自对准双重图案化制程，以制造图1所示的多个条状材料与多个着陆区。掩模可形成于一集成电路的基板上。虽然基板可为多种合适的材料混合，在本实施例中，基板的材料层从顶部至底部可包括介电抗反射涂层(dielectric antireflective coating，DARC)、牺牲层、半导体材料层、绝缘层540、以及一刻蚀停止层。牺牲层例如为进阶图案膜(Advanced Patterning Film，APF)，半导体材料层例如为非晶硅(amorphous silicon)，绝缘层540可包括金属间介电(intermetaldielectric，IMD)氧化物，刻蚀停止层可包括氮化硅(silicon nitride，SiN)。金属间介电层氧化物可例如包括PEOX、HDP OX、PETEOS OX、FSG及PSG。这些材料层可形成于一集成电路存储器的阵列区域上，集成电路存储器包括一存储单元阵列。

掩模包括多个掩模条(例如掩模条1～4)。多个掩模条包括多个掩模条ML(j)，j从2至m的每个掩模条ML(j)具有一第一区段(例如321与331)及一第二区段(例如322与332)，第二区段通过一掩模间隙(例如321g、331g)与第一区段分开。举例来说，当j＝2，掩模条ML(2)具有一第一区段321及一第二区段322，第二区段322通过一掩模间隙321g与第一区段321分开。

掩模300包括多个掩模区(例如310a、320a、330a)。多个掩模区包括多个掩模区MA(j)，j从2至m-1的每个掩模区MA(j)连接多个掩模条中的掩模条ML(j)的一第一区段至多个掩模条中的掩模条ML(j+1)的一第二区段，且设置于掩模条ML(j)与掩模条ML(j+1)之间。

举例来说，当j＝2，掩模区MA(2)(例如320a)连接多个掩模条中的掩模条ML(2)的一第一区段321至多个掩模条中的掩模条ML(3)的一第二区段332，且设置于掩模条ML(2)与掩模条ML(3)之间。举例来说，当m＝4、j＝m-1＝3，掩模区MA(3)(例如330a)连接多个掩模条中的掩模条ML(3)的一第一区段331至多个掩模条中的掩模条ML(4)的一第二区段342，且设置于掩模条ML(3)与掩模条ML(4)之间。

掩模条中的掩模间隙(例如321g)在平行于多个掩模条的一方向(例如Y方向)上具有一长度(例如301)，掩模区(例如320a)在平行于多个掩模条的方向上具有一宽度(例如302)。掩模区的宽度(例如302)与掩模间隙的长度(例如301)可为相等。位于掩模条ML(j)与掩模条ML(j+1)之间的掩模区MA(j)与掩模条ML(j+1)中一相邻掩模间隙，在平行于多个掩模条的方向上具有一偏移量。举例来说，当j＝2，位于掩模条ML(2)与掩模条ML(3)之间的掩模区MA(2)(例如320a)与掩模条ML(3)中一相邻掩模间隙(例如331g)，在平行于多个掩模条的方向上具有一偏移量。此偏移量至少为掩模间隙的长度(例如301)或掩模区的宽度(例如302)。

多个掩模区中相邻的掩模区MA(j)与MA(j+1)在正交于多个掩模条的方向(例如X方向)上通过多个掩模条的一间距(例如P2)具有一偏移量。举例来说，当j＝2，多个掩模区中相邻的掩模区MA(2)与MA(3)(例如320a与330)在正交于多个掩模条的方向上通过多个掩模条的一间距P2具有一偏移量。图3所述在正交于多个掩模条的方向上的掩模条的间距P2为图1所述在正交于多个条状材料的方向上的条状材料的第一间距P1的两倍。

图4是包括图3所示的多个掩模条、多个掩模区以及连接于掩模条的第二、三区段的多个第二掩模区的一掩模，在X-Y平面的示意图。掩模条的第二、三区段通过间隙所分开。多个掩模区中的掩模区MA(j)与多个第二掩模区中的掩模区MA2(j)在平行于多个掩模条的方向(例如Y方向)上呈镜像。掩模用于一自对准双重图案化制程，以制造图2所述的多个条状材料与多个着陆区。在图4中类似的元件采用图3中类似的标号。

在图4所示的实施例中，j从2至m的每个掩模条ML(j)可具有一第三区段，第三区段通过一掩模间隙与第二区段分开。举例来说，当j＝2，掩模条ML(2)可具有一第三区段(例如323)，第三区段通过一掩模间隙与第二区段(例如322)分开。

除了图3所示的多个掩模区域(例如310a、320a、330a)，掩模可包括多个第二掩模区(例如410a、420a、430a)。多个第二掩模区包括多个掩模区MA2(j)，j从2至m-1。每个掩模区MA2(j)连接多个掩模条中的掩模条ML(j)的一第三区段至多个掩模条中的掩模条ML(j+1)的一第二区段，且设置于掩模条ML(j)与掩模条ML(j+1)之间。举例来说，当j＝2，掩模区MA2(2)(例如420a)连接多个掩模条中的掩模条ML(2)的一第三区段(例如323)至多个掩模条中的掩模条ML(3)的一第二区段(例如332)，且设置于掩模条ML(2)与掩模条ML(3)之间。

掩模条ML(j)中的掩模间隙在平行于多个掩模条的一方向上具有一长度，多个第二掩模区中的掩模区MA2(j)在平行于多个掩模条的方向上具有一宽度。多个第二掩模区中的掩模区MA2(j)的宽度(例如302)可与掩模间隙的长度(例如301)相等。在多个第二掩模区中，位于掩模条ML(j)与掩模条ML(j+1)之间的掩模区MA2(j)与掩模条ML(j+1)中一相邻掩模间隙，在平行于多个掩模条的方向上具有一偏移量。举例来说，在多个第二掩模区中，当j＝2，位于掩模条ML(2)与掩模条ML(3)之间的掩模区MA2(2)(例如420a)与掩模条ML(3)中一相邻掩模间隙(例如332g)，在平行于多个掩模条的方向上具有一偏移量。此偏移量至少为掩模间隙的长度(例如301)或掩模区的宽度(例如302)。

多个第二掩模区中相邻的掩模区MA2(j)与MA2(j+1)在正交于多个掩模条的方向(例如X方向)上通过多个掩模条的一间距(例如P2)具有一偏移量。举例来说，当j＝2，多个第二掩模区中的掩模区MA2(2)与MA2(3)在正交于多个掩模条的方向上通过多个掩模条的一间距P2具有一偏移量。图4所述在正交于多个掩模条的方向上的掩模条的间距P2为图1所述在正交于多个条状材料的方向上的条状材料的第一间距P1的两倍。

在多个掩模材料条中，一最左边的掩模条(例如ML(1))可具有一第二区段(例如312)且/或一最右边的掩模条(例如ML(4))具有一第一区段(例如位于掩模间隙341g上，未示出)。多个掩模区中的掩模区MA(j)与多个第二掩模区中的掩模区MA2(j)并未连接最左边的掩模条的第二区段(例如312)，也未连接最右边的掩模条的第一区段。在图4所示的实施例中，最左边的掩模条的第二区段(例如312)与最右边的掩模条的第一区段可作为虚设条(dummy line)。在一实施例中，此些虚设条可为镜像，端视布线与电路设计而定。

在一自对准双重图案化制程中，例如图5～20所述的制程，掩模中最左边的掩模条的第二区段与最右边的掩模条的第一区段，可用以作为制造如图2所述两个左侧条的第二区段(例如图2的112、122)与两个右侧条的第一区段的虚设条。

图5至20示出了使用例如图3所述的掩模于基板上执行一自对准双重图案化制程，以制造如图1所述的多个条状材料与连接多个条状材料的区段的复述着陆区。

图5至12与图13至20示出了在一自对准双重图案化制程中使用相同掩模(例如图3的300)的制造步骤。不同之处在于图5至12示出的是如图3所示通过两个掩模条之间的一掩模区的AA线所切的剖面，而图13至20示出了如图3所示通过一掩模条中的一掩模间隙的BB线所切的剖面。图5至20示出的剖面位于X-Z平面，其中Z方向正交于如图1～4所示的X-Y平面。在此所述利用掩模的自对准双重图案化制程，使条S(i)在正交于条状材料的方向上具有一第一间距，而着陆区A(i)在正交于条状材料的方向上具有一第二间距，第二间距为第一间距的两倍。

图5示出形成于一集成电路的基板上的掩模(例如图3的300)，在X-Z平面的剖面图，此剖面图是通过如图3所示的两个掩模条(例如331与342)之间的一掩模区(例如330a)的AA线所切的剖面图。在本实施例的基板具有多层材料，从顶部至底部可包括介电抗反射涂层(DARC)570、牺牲层560、半导体材料层550、绝缘层540、以及一刻蚀停止层530。牺牲层560例如为进阶图案膜(APF)，半导体材料层550例如为非晶硅，绝缘层540可包括金属间介电(IMD)氧化物，刻蚀停止层530可包括氮化硅(SiN)。这些材料层可形成于一集成电路的阵列区域520上，集成电路包括一存储单元阵列。

图5示出一掩模条(例如图3的311)的剖面(例如581)、一相邻掩模条(例如图3的321)的剖面(例如582)以及一掩模区MA(3)(例如图3的330a)的剖面(例如583)，掩模区MA(3)连接掩模条ML(3)的第一区段(例如图3的331)至掩模条ML(4)的第二区段(例如图3的342)。掩模区MA(3)(例如图3的330a)设置于掩模条ML(3)与掩模条ML(4)之间。

图6示出了使用掩模300(图3)刻蚀牺牲层(牺牲材料)560，停止于半导体材料层550，以及移除掩模300的结果。刻蚀步骤使用掩模(例如图3的300)，并产生多个牺牲条(例如661与662)与多个牺牲区(例如663)，多个牺牲条与多个牺牲区对应于图5所示的多个掩模条(例如581、582)与多个掩模区(例如583)。

图7示出了沉积间隔物材料(例如790)于包括多个牺牲条(例如661与662)与多个牺牲区(例如663)的部分制成集成电路上的结果，间隔物材料例如为低温氧化物。

图8示出了刻蚀间隔物材料(例如图7的790)以形成多个侧壁间隔物于多个牺牲层与牺牲区上的结果。举例来说，侧壁间隔物891a与891b形成于牺牲条661上，侧壁间隔物892a与892b形成于牺牲条662上，而侧壁间隔物893a与893b形成于牺牲区663上。

图9示出了在形成多个侧壁间隔物于多个牺牲层与牺牲区后，移除多个牺牲层与牺牲区的结果。在移除多个牺牲层与牺牲区后，侧壁间隔物(例如891a、891b、892a、892b、893a、893b)保留于半导体材料层550上。

图10示出了使用侧壁间隔物作为一刻蚀掩模，刻蚀半导体材料层550的结果。

图11示出了刻蚀位于半导体材料层550下的绝缘层540，以形成多个沟槽(例如1111～1116、1119)于绝缘层内的结果。由于侧壁间隔物与绝缘层(例如540)包括氧化材料，使侧壁间隔物(例如891a、891b、892a、892b、893a、893b)在刻蚀制程中被移除，以形成多个沟槽(例如1111～1116、1119)。

图12示出了沉积一材料层于沟槽(例如1111～1116)中，以形成多个条状材料与多个着陆区的结果。材料层可包括导电材料，例如铜。图12所示的剖面可对应于通过图1所示的着陆区的CC线所切的剖面。举例来说，图12所示的条1291、1292、1293、1294、1295与1299可对应于图1所示的条1、2、3、4与5的第一区段与条9的第二区段。图12所示的区1296可对应于图1所示连接条S(6)的第一区段(例如161)至条S(8)的第二区段(例如182)的着陆区160a，其中着陆区160a设置于条S(7)的第一区段与第二区段(例如171与172)之间。在沉积材料层于沟槽后，多个条状材料与多个着陆区被平坦化。多个条状材料与多个着陆区可设置于一金属层，例如金数层2。

图13至20示出了通过如图3所示一掩模条的掩模间隙，以BB线所切的制造步骤的剖面图。图13是形成于一集成电路的基板上的掩模(例如图3的300)的剖面图，此剖面图是通过如图3所示的一掩模条的掩模间隙的BB线所切的剖面图。基板可具有如图5所述的多层材料。

图13是一掩模条ML(1)(例如图3的311)的第一区段在X-Z平面的剖面(例如1381)、一相邻掩模条ML(2)(例如图3的321)的第一区段在X-Z平面的剖面(例如1382)以及一掩模条ML(4)(例如图3的342)的第二区段在X-Z平面的剖面(例如583)。图13也示出掩模间隙1383设置于剖面1382与1384之间。图13所示的掩模间隙1383对应于图3所示的掩模间隙331g，在平行于多个掩模条的一方向上设置于掩模条ML(3)(例如331、332)的第一区段与第二区段之间，且在正交于多个掩模条的一方向上设置于掩模条ML(2)的第一区段与ML(4)(例如图3的321、342)第二区段之间。

图14示出使用掩模300(图3)刻蚀牺牲层(牺牲材料)560，停止于半导体材料层550，以及移除掩模300的结果。刻蚀步骤使用掩模(例如图3的300)，并产生多个牺牲条(例如1461、1462、1464)，多个牺牲条对应于图13所示的多个掩模条(例如1381、1382、1384)。刻蚀步骤形成一间隙(例如1463)介于牺牲层(牺牲材料)560中的牺牲条(例如1462与1464)之间，且对应于图13所示的掩模间隙1383。

图15示出了沉积间隔物材料(例如790)于包括多个牺牲条(例如1461、1462、1464)与间隙(例如1463)的部分制成集成电路上的结果，间隙(例如1463)介于牺牲层(牺牲材料)560中的牺牲条(例如1462与1464)之间，间隔物材料例如为低温氧化物。

图16示出了刻蚀间隔物材料(例如图7的790)以形成多个侧壁间隔物于多个牺牲层与牺牲区上的结果。举例来说，侧壁间隔物1691a与1691b形成于牺牲条1461上，侧壁间隔物1692a与1692b形成于牺牲条1462上，而侧壁间隔物1694a与1694b形成于牺牲区1464上。

图17示出了在形成多个侧壁间隔物于多个牺牲层后，移除多个牺牲条(例如1461、1462、1464)的结果。在移除多个牺牲层后，侧壁间隔物(例如1691a、1691b、1692a、1692b、1694a、1694b)保留于半导体材料层550上。

图18示出了使用侧壁间隔物作为一刻蚀掩模，刻蚀半导体材料层550的结果。

图19示出了使用侧壁间隔物作为一刻蚀掩模，刻蚀位于半导体材料层550下的绝缘层540，以形成多个沟槽(例如1911～1915、1918、1919)于绝缘层内的结果。

图20示出了沉积一材料层于沟槽(例如1911～1915、1918、1919)中，以形成多个条状材料与多个着陆区的结果。材料层可包括导电材料，例如铜。图20所示的剖面可对应于通过图1所示的着陆区的DD线所切的剖面。举例来说，图20所示的条2091、2092、2093、2094、2098与2099可对应于图1所示的条1、2、3与4的第一区段与条8、9的第二区段。图20所示的区2095可对应于图1所示连接条S(5)的第一区段(例如151)至条S(7)的第二区段(例如172)的着陆区150a，其中着陆区150a设置于条S(6)的第一区段与第二区段(例如161与162)之间。在沉积材料层于沟槽后，多个条状材料与多个着陆区被平坦化。多个条状材料与多个着陆区可设置于一金属层，例如金数层2。

图21A示出了一着陆区与相邻的条状材料在X-Z平面的剖面图。图21A所示的着陆区(例如2103)与相邻的条状材料(例如2102、2104)可对应于图12所示的着陆区(例如1296)与相邻的条状材料(例如1295、1299)，或对应于图20所示的着陆区(例如2095)与相邻的条状材料(例如2094、2098)。为了简化，着陆区与相邻的条状材料之间的绝缘材料在图21A与21B中被省略。

一层内连接器(例如2101)可形成于着陆区上，举例来说在着陆区与相邻的条状材料使用不铜的图案化步骤。条状材料在正交于条状材料的一方向(例如X方向)上具有一第一间距，而着陆区在正交于条状材料的方向上具有一第二间距，第二间距为第一间距的两倍。第一间距(例如P1)与第二间距(例如P2)示于图1。在本发明实施例中，层内连接器的宽度小于第二间距。

图21B是一盖区(capping area)与相邻的条状材料在X-Z平面的剖面图，相较于图21A所示的着陆区更高层。图21B所示位于较高层的盖区(例如2114)与相邻的条状材料(例如2112与2114)可与图21A所示位于较低层的着陆区(例如2103)与相邻的条状材料(例如2102与2104)对齐，且与较低层的着陆区(例如2103)与相邻的条状材料(例如2102与2104)同样具有紧密的间距。位于较低层与较高层的条状材料与着陆区可包括高密度图案化条状材料与着陆区，如图1、2所述。层内连接器(例如2101)可连接位于较低层的着陆区(例如2103)至位于较高层的盖区(例如2114)。

图22A示出了图3、4所示的，除了包括掩模条ML(j)的掩模以外的一第二掩模。第二掩模2200包括在X-Y平面所示的掩模区2201与2202，用以切断如图1、2所示的多个条状材料S(i)的端点。第二掩模也可包括其他图案(例如掩模区与开放区)，以制造集成电路周围区域的元件。周围区域的元件举例来说可包括控制器、电压产生器、地址产生器、通用译码器、栅极、图案化金属层等。图22B示出了使用第二掩模切断条状材料S(i)后的端点。图22A与22B皆示于X-Y平面。

图23为一电路图，示出了在一存储单元区块中的X-Y平面的NAND串行的实施例，存储单元区块连接于一3D存储器中的局部与全局字符线驱动器，其中可使用如图1、2所示的多个条状材料中的材料条。

NAND串行对应于存储单元的四页：页0、页1、页2与页3。NAND串行共享偶数与奇数接地选择线(ground select line，GSL)于偶数与奇数页，且具有分开的串行选择线(string select line，SSL)，在区块的相反端的偶数与奇数位线接触结构耦接于全局位线BL-N，且耦接于偶数与奇数共享源极(CS)线2320与2321。串行通过分别的第一串行选择开关(例如2330、2331、2332与2333)连接对应的全局位线BL-至BL-30，第一串行选择开关也可称为串行选择线开关(SSL switch)。串行通过分别的第二串行选择开关(例如2340、2341)连接至平面的偶数与奇数共享源极线，第二串行选择开关也可称为接地选择开关(groundselect switch)。存储单元区块中的多个NAND串行具有位于第一串行选择开关与第二串行选择开关之间的通道线，且NAND串行共享位于第一串行选择开关与第二串行选择开关之间的一组字符线(例如WL0-WL1、...、WL(i-n-2)、WL(i-n-1)、WL(i-n)、...、WL(i)、...、WL(i+n)、WL(i+n+1)、WL(i+n+2)、...、WL62-WL63)。存储器可包括一组局部字符线驱动器(例如2360～2370)，缩写为LWLD，以驱动存储单元的选择区块中的一组字符线中个别的字符线。

存储器可包括一组全局字符线(例如2311g)，全局字符线在存储单元区块内连接于一组局部字符线驱动器(例如2360～2370)。存储器包括一全局字符线驱动器(例如2311)，可驱动全局字符线(例如2311g)，在本实施例中具有N条平行的全局字符线，可连接通过一局部字符线译码器(例如2380)在存储器中选择的存储单元区块，以及连接局部字符线驱动器。虽然在本实施例中仅示出了偶数或奇数页其中之一，然而全局字符线可连接于存储器中许多区块局部字符线驱动器。在本发明实施例中，例如图1、2所示的高密度图案化条状材料与着陆区，可执行于全局字符线(例如2311g)，连接全局字符线驱动器(例如2311)至局部字符线驱动器(例如2360～2370)。

一全局字符线译码器(例如2390)，缩写为GWL，使用在一图案化导电层中的导体(例如2395)连接于全局字符线驱动器。导体可传递一或多个输出信号至全局字符线驱动器。一局部字符线译码器(例如2380)，缩写为LWL，使用在一图案化导电层中的导体连接于局部字符线驱动器(例如2360～2370)，以连接开关信号、偏压信号、地址信号及/或其他控制信号至局部字符线驱动器。来自局部字符线译码器2380的连接可包括一控制信号线2385，控制信号线2385传递控制信号至区块的局部字符线驱动器组中的第一子集合内的每个局部字符线驱动器，并传递控制信号至区块的局部字符线驱动器组中的第二子集合内的每个局部字符线驱动器。

一局部字符线驱动器(例如2366)可包括N型金属氧化半导体(NMOS)晶体管，N型金属氧化半导体晶体管具有一输入端、一输出端以及一控制栅极，输入端连接至全局字符线组中的一全局字符线(例如2311g)，输出端连接字符线组中的一字符线(例如WL(i+n))，控制栅极连接来自一局部字符线驱动器(例如2390)的一控制信号。全局字符线驱动器(例如2311)可包括一层移位器(shifter)，移位器依据来自全局字符线译码器(例如2390)的一或多个输出信号，位移输出电压准位。举例来说，层位移器可依据页抹除操作的需求、依据读取、写入与区块抹除操作的需求改变输出电压准位。

如图1、2所示的高密度图案化条状材料与着陆区，可用于其他集成电路应用。举例来说，包括一存储阵列的集成电路可包括一页缓冲器，页缓冲器耦接于存储阵列、一数据路径、一ECC电路等。页缓冲器可包括感测放大器(sense amplifier)与程序化缓冲器(program buffer)。页缓冲器中的感测放大器与程序化缓冲器可通过数据线耦接于存储阵列。数据路径可耦接于一输入/输出系统，交替地可耦接于集成电路的外部电路。在本发明实施例中，如图1、2所示的高密度图案化条状材料与着陆区可用做数据线，耦接页缓冲器与存储阵列。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种集成电路，包括：

多个条状材料，位于一基板上，该多个条状材料包括多个条S(i)，i从3至n的每该条S(i)具有一第一区段及一第二区段，该第二区段通过一间隙与该第一区段分开；以及

多个着陆区，该多个着陆区包括多个着陆区A(i)，i从3至n-2的每该着陆区A(i)连接该多个条状材料中的条S(i)的一第一区段至该多个条状材料中的条S(i+2)的一第二区段，且设置于条S(i+1)中的第一区段与第二区段之间的间隙；

其中所述条S(i)在正交于该多个条状材料的一方向上具有一第一间距，所述着陆区A(i)在正交于该多个条状材料的该方向上具有一第二间距，该第二间距为该第一间距的两倍；

所述着陆区中相邻的着陆区A(i)与A(i+1)在平行于该多个条状材料的该方向上具有一间距，该间距与条S(i+1)的第一区段与第二区段之间的间隙的长度相等。

2.如权利要求1所述的集成电路，其特征在于，所述条S(i)中的间隙在平行于该多个条状材料的一方向上具有长度，所述着陆区A(i)在平行于该多个条状材料的该方向上具有宽度，该宽度小于条S(i+1)的第一区段与第二区段之间的间隙的长度，且所述着陆区中相邻的着陆区A(i)与A(i+1)在平行于该多个条状材料的该方向上具有一偏移量。

3.如权利要求1所述的集成电路，其特征在于，所述着陆区中相邻的着陆区A(i)与A(i+1)在正交于该多个条状材料的该方向上通过一第一间距具有一偏移量。

4.如权利要求1所述的集成电路，其特征在于，在该多个条S(i)中，i从3至n的每该条S(i)具有一第三区段，该第三区段通过一间隙与该第二区段分开，且该集成电路更包括：

多个第二着陆区，该多个第二着陆区包括多个着陆区A2(i)，i从3至n的每该着陆区A2(i)连接该多个条状材料中的条S(i)的一第三区段至该多个条状材料中的条S(i+2)的一第二区段，且设置于条S(i+1)中的第二区段与第三区段之间的间隙。

5.如权利要求4所述的集成电路，其特征在于，所述第二着陆区A2(i)在正交于该多个条状材料的该方向上具有该第二间距，该第二间距为该第一间距的两倍。

6.一种集成电路的制造方法，包括：

形成一掩模于一基板上，该掩模包括：

多个掩模条，该多个掩模条包括多个掩模条ML(j)，j从2至m的每该掩模条ML(j)具有一第一区段及一第二区段，该第二区段通过一掩模间隙与该第一区段分开；以及

多个掩模区，该多个掩模区包括多个掩模区MA(j)，j从2至m-1的每该掩模区MA(j)连接该多个掩模条中的掩模条ML(j)的一第一区段至该多个掩模条中的掩模条ML(j+1)的一第二区段，且设置于掩模条ML(j)与掩模条ML(j+1)之间；以及

利用该掩模于该基板上执行一自对准双重图案化制程；

其中所述掩模条ML(j)在正交于该多个掩膜条的一方向上具有一第一间距，所述掩模区MA(j)在正交于该多个掩膜条的该方向上具有一第二间距，该第二间距为该第一间距的两倍；

所述掩模区中相邻的掩模区MA(j)与MA(j+1)在平行于该多个掩膜条的该方向上具有一间距，该间距与条ML(j)的第一区段与第二区段之间的间隙的长度相等。

7.如权利要求6所述的集成电路的制造方法，其特征在于，所述掩模条ML(j)中的间隙在平行于该多个掩模条的一方向上具有一长度，所述掩模区MA(j)在平行于该多个掩模条的该方向上具有一宽度，且位于掩模条ML(j)与掩模条ML(j+1)之间的掩模区MA(j)与掩模条ML(j+1)中一相邻掩模间隙，在平行于该多个掩模条的该方向上具有一偏移量。

8.如权利要求6所述的集成电路的制造方法，其特征在于，所述掩模区中相邻的掩模区MA(j)与MA(j+1)在正交于该多个掩模条的方向上通过该多个掩模条的一间距具有一偏移量。

9.如权利要求6所述的集成电路的制造方法，其特征在于，在该多个掩模条ML(j)中，j从2至m的每该掩模条ML(j)具有一第三区段，该第三区段通过一掩模间隙与该第二区段分开，且该掩模更包括：

多个第二掩模区，该多个第二掩模区包括多个掩模区MA2(j)，j从2至m-1的每该掩模区MA2(j)连接该多个掩模条中的掩模条ML(j)的一第三区段至该多个掩模条中的掩模条ML(j+1)的一第二区段，且设置于掩模条ML(j)与掩模条ML(j+1)之间。