CN104637520A - 存储器阵列结构与其操作方法与制造方法 - Google Patents

Abstract

本发明公开了一种存储器阵列结构与其操作方法与制造方法。该存储器阵列结构包括一环形电路图案、一阵列区以及一接触区；环形电路图案包括多条字线；阵列区包括一第一阵列、一第二阵列及多条位线；第一阵列包括一部分字线、一第一接地选择线与一第一串行选择线，第一接地选择线与第一串行选择线位于字线的两侧；第二阵列包括另一部分字线、一第二接地选择线与一第二串行选择线，第二接地选择线与第二串行选择线位于字线的两侧；位线位于第一阵列与第二阵列并跨越第一阵列与第二阵列；接触区具有多个接触点，字线透过些接触点与一外部电路电性连接。

Description

存储器阵列结构与其操作方法与制造方法

技术领域

本发明是有关于一种存储器阵列结构与其操作方法，且特别是有关于一种具有环形电路图案的存储器阵列结构与其操作方法。

背景技术

随着存储器制造技术的进步，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。然而，在高元件密度的存储装置中，缩减的电路图案宽度会造成电阻的增加，缩减的空间会造成电容的增加，因而产生RC延迟(RC delay)的现象。RC延迟不仅会降低数据传输的速率，同时也降低存储装置的可靠度(reliability)。

此外，一般存储装置中使用的双图案光刻(double patterning)工艺，需要进行包含裁切图案(cut pattern)等三个曝光显影/刻蚀步骤，复杂的工艺也会造成昂贵的制造成本。

发明内容

本发明是有关于一种具有环形电路图案的存储器阵列结构，其制造方法中不需要进行裁切图案的步骤，更不需要增加额外的工艺步骤，并且能够有效地降低RC延迟。

根据本发明，提出一种存储器阵列结构，包括一环形电路图案、一阵列区以及一接触区。环形电路图案包括多条字线，其中每条字线为环形。阵列区包括一第一阵列、一第二阵列及多条位线。第一阵列包括一部分字线、一第一接地选择线与一第一串行选择线，第一接地选择线与第一串行选择线位于字线的两侧。第二阵列包括另一部分字线、一第二接地选择线与一第二串行选择线，第二接地选择线与第二串行选择线位于字线的两侧。位线位于第一阵列与第二阵列并跨越第一阵列与第二阵列。接触区具有多个接触点，字线透过些接触点与一外部电路电性连接。

根据本发明，提出一种存储器阵列结构的操作方法。存储器阵列结构包括一环形电路图案、一阵列区以及一接触区。环形电路图案包括多条字线，其中每条字线为环形。阵列区包括一第一阵列、一第二阵列及多条位线。第一阵列包括一部分字线、一第一接地选择线与一第一串行选择线，第一接地选择线与第一串行选择线位于些字线的两侧。第二阵列包括另一部分字线、一第二接地选择线与一第二串行选择线，第二接地选择线与第二串行选择线位于些字线的两侧。位线位于第一阵列与第二阵列并跨越第一阵列与第二阵列。接触区具有多个接触点，字线透过些接触点与一外部电路电性连接。操作方法包括以下步骤。施加一供应电压至第一串行选择线与该第二串行选择线。选择第一阵列与第二阵列其中之一为一选定阵列，其中之另一为一非选定阵列。将非选定阵列中的串行选择线的电压变为0，使得非选定阵列的导电通道为浮动。将一选定的位线的电压变为0，其他未选定的位线维持浮动。选定阵列中的字线具有一操作电压，非选定阵列的字线具有一导通电压，以防止非选定阵列的字线进行操作。

根据本发明，提出一种存储器阵列结构的制造方法，包括以下步骤。提供一图案化掩模层于一电极层上。沉积一间隔层于图案化掩模层与电极层上。图案化间隔层，以形成至少一间隔物于图案化掩模层的侧壁。移除图案化掩模层。形成一图案化光刻胶层于电极层上。通过间隔物与图案化光刻胶层刻蚀电极层，以形成一环形电路图案以及一第一接地选择线、一第一串行选择线、一第二接地选择线与一第二串行选择线。环形电路图案包括多条字线，字线不经过一裁切工艺，使得每条字线皆为一连续的封闭图形。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明一实施例的存储器阵列结构的部分示意图。

图2A至图7C绘示本发明的存储器阵列结构的环形电路图案的一制造实施例。

图8绘示本发明另一实施例的存储器阵列结构的部分示意图。

图9绘示本发明实施例的存储器阵列结构另一角度的部分示意图。

图10绘示本发明另一实施例的存储器阵列结构的部分示意图。

图11及图12绘示本发明其他实施例的存储器阵列结构的部分示意图。

图13绘示本发明另一实施例的存储器阵列结构的部分示意图。

【符号说明】

1：环形电路图案

10、11、12、13、14、15、16、17、18：阵列区

110、120：阵列

111、121：接地选择线

112、122：串行选择线

20a、20b、21a、21b、22a、22b、23a、23b、24a、24b、25a、25b、26a、26b、27a、27b、28a、28b：接触区

30：译码区

41：电极层

51：图案化掩模层

511：上表面

512：侧壁

52：间隔层

52’：间隔物

53：图案化光刻胶层

A-A’、B-B’、C-C’、D-D’、E-E’、F-F’、G-G’、H-H’、I-I’、J-J’、K-K’：剖面线

WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8：字线

BL：位线

C1、C8：接触点

ML1、ML2、ML11、ML12、ML13、ML14、ML15、ML16、ML17、ML18、ML21、ML22、ML23、ML24、ML25、ML26、ML27、ML28：金属线

V1、V2、V3、V4、V5、V6、V7、V8：贯孔

L：长度

X、Y、Z：坐标轴

具体实施方式

本发明实施例的存储器阵列结构包括一环形电路图案、一阵列区以及一接触区。环形电路图案包括多条字线，其中每条字线皆为环形。阵列区包括一第一阵列、一第二阵列及多条位线。第一阵列包括一部分字线、一第一接地选择线与一第一串行选择线。第一接地选择线与第一串行选择线位于字线的两侧。第二阵列包括另一部分字线、一第二接地选择线与一第二串行选择线。第二接地选择线与第二串行选择线位于字线的两侧。多条位线位于第一阵列与第二阵列，并跨越第一阵列与第二阵列。接触区具有多个接触点，其中字线透过这些接触点与一外部电路电性连接。以下是以图式对本发明实施例做详细地说明。

图1绘示本发明一实施例的存储器阵列结构的部分示意图。如图1所示，环形电路图案1包括多条字线WL1～WL8，其中每条字线WL1～WL8皆为环形。要注意的是，虽然本发明的图式是以字线WL1～WL8为矩形进行说明，但本发明并未限定于此。相对地，本发明的环形字线的数量与形状当视存储器阵列结构的设计不同而有所不同。

在一实施例中，环形电路图案1可以一双图案光刻工艺所形成，但不需要进行裁切图案的步骤。相对于先前技术需进行包含裁切图案等三个曝光显影/刻蚀步骤，本发明的环形电路图案1的工艺可有效地降低制造成本。

图2A至图7C绘示本发明的存储器阵列结构的一制造实施例。图2B为图2A的结构沿A-A’线所绘制出的剖面图。图2C为图2A的结构沿B-B’线所绘制出的剖面图。如图2A至图2C所示，首先提供一图案化掩模层51于一电极层41上。图案化掩模层51的材料例如是二氧化硅(SiO₂)。

图3B为图3A的结构沿C-C’线所绘制出的剖面图。图3C为图3A的结构沿D-D’线所绘制出的剖面图。如图3A至图3C所示，沉积一间隔层52于图案化掩模层51与电极层41上。间隔层52的材料例如是氮化硅(SiN)。

图4B为图4A的结构沿E-E’线所绘制出的剖面图。图4C为图4A的结构沿F-F’线所绘制出的剖面图。如图4A～图4C所示，图案化间隔层52。在本实施例中，是刻蚀并移除平行于电极层41(XY平面)上的间隔层52，以在图案化掩模层51的侧壁512上形成至少一间隔物52’，并露出图案化掩模层51的上表面511。

图5B为图5A的结构沿G-G’线所绘制出的剖面图。图5C为图5A的结构沿H-H’线所绘制出的剖面图。如图5A～图5C所示，移除图案化掩模层51，例如是以一刻蚀工艺移除图案化掩模层51。

图6B为图6A的结构沿I-I’线所绘制出的剖面图。如图6A、图6B所示，形成一图案化光刻胶层53于电极层41上。在一实施例中，图案化光刻胶层53例如形成于平行Y方向的部分间隔物52’上。

图7B为图7A的结构沿J-J’线所绘制出的剖面图。图7C为图7A的结构沿K-K’线所绘制出的剖面图。如图7A～图7C所示，通过间隔物52’与图案化光刻胶层53刻蚀电极层41，以形成环形电路图案1以及一第一接地选择线(GSL)111、一第一串行选择线(SSL)112、一第二接地选择线121与一第二串行选择线122。在本实施例中，环形电路图案1包括多条字线WL1～WL8，字线WL1～WL8不经过一裁切工艺，使得每条字线WL1～WL8皆为一连续的封闭图形(环形)。

参照图1，本发明实施例的存储器阵列结构可包含一第一阵列110、一第二阵列120及多条位线BL。第一阵列110包括一部分字线(例如是字线WL1～WL8的上半部)、第一接地选择线(GSL)111与第一串行选择线(SSL)112。第一接地选择线111与第一串行选择线112位于字线的两侧。第二阵列120包括另一部分字线(例如是字线WL1～WL8的下半部)、第二接地选择线121与第二串行选择线122。第二接地选择线121与第二串行选择线122位于字线的两侧。多条位线BL位于第一阵列与第二阵列，并跨越第一阵列110与第二阵列120。

要注意的是，虽然图1中是以位线BL为8条为例进行说明，但本发明并未限定位线BL的数量。本发明实施例的存储器阵列结构可透过第一接地选择线111、第一串行选择线112、第二接地选择线121与第二串行选择线122决定对第一阵列110或第二阵列120中的字线进行操作。

在一实施例中，本发明的存储器阵列结构的操作方法包括以下步骤。施加一供应电压至第一串行选择线112与第二串行选择线122。选择第一阵列110与第二阵列120其中之一为一选定阵列，其中之另一为一非选定阵列。将非选定阵列中的串行选择线的电压变为0，使得非选定阵列的导电通道为浮动(floating)。将一选定的位线的电压变为0，其他未选定的位线维持浮动。选定阵列中的字线具有一操作电压，例如是一编程(program)或读取(read)电压，非选定阵列的字线具有一导通电压，此导通电压可防止非选定阵列的字线进行操作。

举例来说，欲以由左方数来第1、3、5条位线BL对位于第二阵列120的字线WL1～WL8进行编程，是以下列步骤进行。首先，施加一供应电压Vcc至第一串行选择线112与第二串行选择线122，此时第一接地选择线111与第二接地选择线121的电压为0，使得第一阵列110与第二阵列120的字线WL1～WL8的电压为0，而所有的位线被充电(charged)。接着，将第一串行选择线112的电压变为0，使得第一阵列110的导电通道为浮动(floating)。将由左方数来第1、3、5条位线BL的电压变为0，其他位线维持Vcc，使得位于第二阵列120中，由左方数来第1、3、5条位线BL会放电(discharged)，其他的位线则维持浮动。此时，被选定的字线(即位于第二阵列120的字线WL1～WL8)具有一编程电压Vpgm，也就是说，位于第二阵列120的字线WL1～WL8是被编程。相对地，未被选定的其他字线则具有一导通电压Vpass，这是由于浮动的通道被升压(boosted)，以防止未被选定的其他字线被编程。

图8绘示本发明另一实施例的存储器阵列结构的部分示意图。在此实施例中，存储器阵列结构更包括多条第一金属线与多条第二金属线，图8是绘示第一金属线ML11～ML18以及第二金属线ML21～ML28为例说明。

第一金属线ML11～ML18设置于环形电路图案1之上，环型电路图案1中的每条字线WL1～WL8是透过接触点与两条不同的第一金属线电性连接。举例来说，字线WL1透过接触点C1与两条不同的第一金属线ML11电性连接，而字线WL8透过接触点C8与两条不同的第一金属线ML18电性连接。

第二金属线ML21～ML28设置于第一金属线ML11～ML18之上，且与第一金属线ML11～ML18电性连接。在一实施例中，第二金属线ML21～ML28是透过贯孔V1～V8与第一金属线ML11～ML18电性连接。

在一实施例中，每条字线对应于两个贯孔，且所对应的两个贯孔呈镜像对称。举例来说，第二金属线ML24是透过两个贯孔V1与两条第一金属线ML11电性连接。字线WL1对应于此两个贯孔V1，且此两个贯孔V1呈镜像对称。

一般来说，金属线的电阻较字线(材质例如是硅化物)为低。例如金属的电阻约为0.2ohm/square，而字线的电阻约为20ohm/square。也就是说，当电性连接金属线与字线时，金属线的电阻几乎可以忽略不计。

当输入一讯号至字线中，讯号会从存储器阵列的两侧传送至中央区域，使得最高的负载区移动至字线的中央区域。举例来说，当讯号透过左侧的接触点C8输入至字线WL8，由于字线WL8与左侧的第一金属线ML18电性连接，讯号随即传送至左侧的第一金属线ML18中。接着，透过左侧的贯孔V8将讯号传送至第二金属线ML28，并透过第二金属线ML28讯号传送至右侧的贯孔V8。接着讯号透过右侧的贯孔V8传送至右侧的第一金属线ML18，由于右侧的第一金属线ML18与字线WL8电性连接，讯号随即又透过右侧的接触点C8进入字线WL8中。由于电性连接金属线与字线时，金属线的电阻几乎可以忽略不计，也就是说，当讯号由左侧的接触点C8传送至字线WL8中，讯号几乎同时由右侧的接触点C8也传送至字线WL8中。

图9绘示本发明实施例的存储器阵列结构另一角度的部分示意图。在图9中的存储器阵列结构是如同图8中所绘示，包括多条第一金属线与多条第二金属线。如图9所示，一阵列区10包括字线WL1～WL8，接触区20a、20b分别位于阵列区10的两侧，而译码区(decoding area)30相邻于接触区20a、20b，也就是说，译码区30是位于环形电路图案1的两侧。接触区20a、20b包含各字线的接触点。在本实施例中，讯号于阵列区中传递的长度为L，如上所述，由于第一金属线与第二金属线的设置，当讯号由左侧的接触点传送至任一字线中，讯号几乎同时由右侧的接触点也传送至此字线中。也就是说，讯号传递的方向与路径是如图9的虚线箭头所绘示，且讯号传递的长度变为L/2。由于讯号传递的长度变为L/2，电阻也变为原来的1/2。

在一实施例中，本发明的存储器阵列结构包括至少六个接触区，将存储器阵列结构分为至少三个阵列区。每个接触区具多多个接触点，其中每条字线透过两个不同的接触点，与第一金属线电性连接。要注意的是，虽然上述至少六个接触区将存储器阵列结构分为至少三个阵列区，但由于环形电路图案1的设计，本发明实施例的存储器阵列结构并不需要增加额外的译码器，也就是说，存储器阵列结构的译码区所占的空间不会增加。

图10绘示本发明另一实施例的存储器阵列结构的部分示意图。图10所绘示的存储器阵列结构包括十六个接触区21a、21b、22a、22b、23a、23b、24a、24b、25a、25b、26a、26b、27a、27b、28a、28b，将此存储器阵列结构分为八个阵列区11～18。在此实施例中，讯号传递路径长度为L/16，也就是说，电阻变为原来的1/16，此时电容虽然变为原来的2倍(第一金属线与第二金属线的电容可忽略不计)，但RC延迟却变为原来的1/8。由于本发明实施例的存储器阵列结构能降低RC延迟，因此能够有效地提高存储器装置的可靠度。

上述实施例皆以存储器阵列结构具有一个环形电路图案说明，但本发明并未限定于此。图11及图12绘示本发明其他实施例的存储器阵列结构的部分示意图。如图所示，本发明实施例的存储器阵列结构可包括多个环形电路图案1。

以图11所绘示的实施例为例，存储器阵列结构包括四个环形电路图案1。同样地，环形电路图案1可透过接触点C1，将其字线WL1与第一金属线ML1电性连接。因此，四个环形电路图案1可通过第一金属线ML1彼此电性连接。更详细地说，四个环形电路图案1的字线WL1通过第一金属线ML1彼此电性连接，且第一金属线ML1透过贯孔V1与第二金属线ML2电性连接。

图12所绘示的实施例为例，存储器阵列结构包括四个环形电路图案1。同样地，四个环形电路图案1透过接触点(未绘示)将其字线WL1～WL8与第一金属线ML11～ML18电性连接。因此，四个环形电路图案1通过第一金属线ML11～ML18彼此电性连接。更详细地说，环形电路图案1的字线WL1～WL8分别通过第一金属线ML11～ML18彼此电性连接。其中每个环形电路图案是对应于两条第二金属线。举例来说，最上方的环形电路图案1是对应于第二金属线ML21与ML22。

在一实施例中，每条字线是对应于两个贯孔。如第12图所示，四个环形电路图案1的字线WL1是对应于两个贯孔V1，而字线WL2～WL8是分别对应于贯孔V2～V8，但本发明并未限定于此。

图13绘示本发明另一实施例的存储器阵列结构的部分示意图。图13与图12的差异，是在于各字线所对应的两个贯孔的位置。如图13所示，四个环形电路图案1的字线WL1可对应于两个贯孔V1，字线WL2可对应于两个贯孔V4，字线WL3可对应于两个贯孔V7，字线WL4可对应于两个贯孔V2，字线WL5可对应于两个贯孔V5，字线WL6可对应于两个贯孔V8，字线WL7可对应于两个贯孔V3，字线WL8可对应于两个贯孔V6。

在一实施例中，本发明实施例具有环形电路图案的存储器阵列结构可应用于一与非门(NAND)存储器装置。

如上所述，本发明实施例具有环形电路图案的存储器阵列结构，其制造方法中不需要进行裁切图案的步骤，更不需要增加额外的工艺步骤，能有效地降低制造成本，同时能够也降低了RC延迟，增加存储器的可靠性。此外，由于环型电路图案的设计，也不需要增加译码区所占的空间，对于存储器轻薄短小的需求有显着的帮助。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器阵列结构，包括：

一环形电路图案，包括多条字线，其中每该字线为环形；

一阵列区，包括

一第一阵列，包括一部分这些字线、一第一接地选择线与一第一串行选择线，该第一接地选择线与该第一串行选择线位于这些字线的两侧；

一第二阵列，包括另一部分这些字线、一第二接地选择线与一第二串行选择线，该第二接地选择线与该第二串行选择线位于这些字线的两侧；及

多条位线，位于该第一阵列与该第二阵列并跨越该第一阵列与该第二阵列；以及

一接触区，具有多个接触点，其中这些字线透过这些接触点与一外部电路电性连接。

2.根据权利要求1所述的阵列结构，更包括：

多条第一金属线，设置于该环形电路图案之上，其中每该字线透过这些接触点与两条不同的这些第一金属线电性连接；及

多条第二金属线，设置于这些第一金属线之上，这些第二金属线与这些第一金属线电性连接。

3.根据权利要求2所述的阵列结构，更包括：

多个贯孔，其中这些第二金属线透过这些贯孔与这些第一金属线电性连接。

4.根据权利要求3所述的阵列结构，其中每该字线对应于两个贯孔。

5.根据权利要求2所述的阵列结构，包括：

至少六个该接触区，具有多个接触点，其中每该字线透过两个不同的该接触区的接触点，与这些第一金属线电性连接。

6.根据权利要求2所述的阵列结构，包括多个该环形电路图案。

7.根据权利要求6所述的阵列结构，其中每该环形电路图案对应于两条这些第二金属线。

8.一种存储器阵列结构的操作方法，其中该存储器阵列结构包括：

一环形电路图案，包括多条字线，其中每该字线为环形；

一阵列区，包括

一第一阵列，包括一部分这些字线、一第一接地选择线与一第一串行选择线，该第一接地选择线与该第一串行选择线位于这些字线的两侧；

一第二阵列，包括另一部分这些字线、一第二接地选择线与一第二串行选择线，该第二接地选择线与该第二串行选择线位于这些字线的两侧；及

多条位线，位于该第一阵列与该第二阵列并跨越该第一阵列与该第二阵列；以及

一接触区，具有多个接触点，其中这些字线透过这些接触点与一外部电路电性连接；

该存储器阵列结构的操作方法包括：

施加一供应电压至该第一串行选择线与该第二串行选择线；

选择该第一阵列与该第二阵列其中之一为一选定阵列，其中之另一为一非选定阵列；

将该非选定阵列中的串行选择线的电压变为0，使得该非选定阵列的导电通道为浮动；以及

将一选定的位线的电压变为0，其他未选定的位线维持浮动；

其中该选定阵列中的字线具有一操作电压，该非选定阵列的字线具有一导通电压，以防止非选定阵列的字线进行操作。

9.一种存储器阵列结构的制造方法，包括：

提供一图案化掩模层于一电极层上；

沉积一间隔层于该图案化掩模层与该电极层上；

图案化该间隔层，以形成至少一间隔物于该图案化掩模层的侧壁；

移除该图案化掩模层；

形成一图案化光刻胶层于该电极层上；以及

通过该间隔物与该图案化光刻胶层刻蚀该电极层，以形成一环形电路图案以及一第一接地选择线、一第一串行选择线、一第二接地选择线与一第二串行选择线；

其中，该环形电路图案包括多条字线，这些字线不经过一裁切工艺，使得每条字线皆为一连续的封闭图形。

10.根据权利要求9所述的制造方法，其中图案化该间隔层的步骤，包括：

刻蚀并移除平行于该电极层的该间隔层，使得该图案化掩模层的上表面露出。