JP6829552B2 - 補助ビットラインを含む半導体素子およびその製造方法 - Google Patents
補助ビットラインを含む半導体素子およびその製造方法 Download PDFInfo
- Publication number
- JP6829552B2 JP6829552B2 JP2016101145A JP2016101145A JP6829552B2 JP 6829552 B2 JP6829552 B2 JP 6829552B2 JP 2016101145 A JP2016101145 A JP 2016101145A JP 2016101145 A JP2016101145 A JP 2016101145A JP 6829552 B2 JP6829552 B2 JP 6829552B2
- Authority
- JP
- Japan
- Prior art keywords
- bit lines
- auxiliary bit
- bit line
- auxiliary
- cell region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 127
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims description 7
- 239000012528 membrane Substances 0.000 claims 3
- 239000011295 pitch Substances 0.000 description 18
- 239000000758 substrate Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000010365 information processing Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 3
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 3
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000001786 chalcogen compounds Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101150064834 ssl1 gene Proteins 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 101150068293 SSL5 gene Proteins 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 101150062870 ssl3 gene Proteins 0.000 description 1
- 101150011582 ssl4 gene Proteins 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/50—Resistive cell structure aspects
- G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本発明の他の目的はビットライン別に電気的特性を均一化した半導体メモリ素子を提供することにある。
多様な実施形態によれば、前記第1補助ビットラインの第1長さと前記第2補助ビットラインの第2長さとの第1合計は前記第3補助ビットラインの第3長さと前記第4補助ビットラインの第4長さとの第2合計と同一であるか、或いは実質的に同一であることが好ましい。
多様な実施形態によれば、前記ゲートの中で最上層のゲートは前記第1及び第2セル領域の各々の内で第1及び第2ストリング選択ラインに分離されることが好ましい。
幾つかの実施形態において、前記ゲートの中で前記最上層のゲートは前記第1及び第2セル領域の各々の内で3個或いはそれ以上のストリング選択ラインに分離されることが好ましい。
その上に、幾つかの実施形態において、前記第2補助ビットラインの前記第2長さは前記第1補助ビットラインの前記第1長さに比べて少なくとも50%がさらに長いことが好ましい。
その上に、幾つかの実施形態において、前記複数個の垂直チャンネルは、平面的に見る時、ジグザグ形態に配列されることが好ましい。
幾つかの実施形態において、前記複数個のビットラインは前記第1及び第2補助ビットラインにオーバーラップされ、電気的に接続された第3ビットラインを含むことができる。幾つかの実施形態において、前記複数個のビットラインは前記第3及び第4補助ビットラインにオーバーラップされ、電気的に接続された第4ビットラインを含むことが好ましい。
幾つかの実施形態において、前記第1セル領域は、平面的に見る時、前記第1及び第2ワードラインカット領域の間に提供された複数個の第1セルストリングの柱を含むことができる。前記第2セル領域は、平面的に見る時、前記第3及び第4ワードラインカット領域の間に提供された複数個の第2セルストリングの柱を含むことができる。その上に、前記複数個の第1セルストリングの柱は平面的に見る時、ジグザグ形態に配列され前記スタックを垂直に貫通する垂直チャンネルを含むことが好ましい。
多様な実施形態によれば、前記第1セル領域は前記第1及び第2ワードラインカット領域の間に提供された第1選択ラインカット領域を含むことができる。幾つかの実施形態において、前記第2セル領域は前記第3及び第4ワードラインカット領域の間に提供された第2選択ラインカット領域を含むことが好ましい。
その上に、幾つかの実施形態において、前記ダミーセル領域は前記第1セル領域を前記第2セル領域から分離する前記第2及び第3ワードラインカット領域の間に提供された複数個のダミーセル領域の中でいずれか1つを含むことが好ましい。
本発明と従来技術との比較した長所は添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になる。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって、最も容易に理解されることができる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
図1は本発明の概念にしたがう実施形態による半導体メモリ素子を示すブロック図である。図2は図1のメモリセルアレイの例を示すブロック図である。
図1を参照すると、半導体メモリ素子1はメモリセルアレイ10、アドレスデコーダ20、読出し/書込み回路30、データ入出力回路40、及び制御ロジック50を含む。
メモリセルアレイ10はワードラインWLを通じてアドレスデコーダ20に接続され、ビットラインBLを通じて読出し/書込み回路30に接続される。メモリセルアレイ10は複数個のメモリセルを含む。例えば、メモリセルアレイ10はセル当たり1つ又はそれ以上のビットを格納することができるように構成される。
アドレスデコーダ20は受信したアドレスADDRの中で行アドレスをデコーディングして、ワードラインWLの中で対応するサブワードラインを選択する。アドレスデコーダ20は受信したアドレスADDRの中で列アドレスをデコーディングし、デコーディングした列アドレスを読出し/書込み回路30に伝達する。例えば、アドレスデコーダ20は行デコーダ、列デコーダ、アドレスバッファを含む。
読出し/書込み回路30はアドレスデコーダ20からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読出し/書込み回路30はビットラインBLを選択する。例えば、読出し/書込み回路30はデータ入出力回路40からデータを受信し、受信したデータをメモリセルアレイ10に書き込む。読出し/書込み回路30はメモリセルアレイ10からデータを読み出し、読み出したデータをデータ入出力回路40に伝達する。
読出し/書込み回路30はページバッファ(又はページレジスタ)及び列選択回路を有する構成要素を含む。他の例として、読出し/書込み回路30は感知増幅器、書込みドライバ、及び列選択回路を含む構成要素を含む。
図2を参照すると、メモリセルアレイ10はメモリブロックBLK1〜BLKnを含む。メモリブロックBLK1〜BLKnの各々は3次元又は垂直構造を有する。例えば、メモリブロックBLK1〜BLKnの各々は互いに交差する方向に沿って延長された複数個のセルストリングを含む。以下で半導体メモリ素子1の多様な例について説明する。
図3は本発明の概念にしたがう一実施形態による半導体メモリ素子を示す平面図である。図4は図3のIA−IB線に沿う断面図である。図5は図3のIIA−IIB線に沿う断面図である。図6は図3の半導体メモリ素子のダミーセル領域を示す平面図である。図7乃至図11は図6の変形例を示す平面図である。
図3、図4、及び図5を参照すると、半導体メモリ素子1aは半導体基板110上にゲートスタック160、ゲートスタック160を貫通する垂直チャンネル150、及び垂直チャンネル150と電気的に接続されたビットラインBL1〜BL4を含む。半導体メモリ素子1aは垂直チャンネル150に沿って延長されたメモリ膜135をさらに含む半導体メモリ素子である。例えば、メモリ膜135は酸化膜の間に挿入された窒化膜を含む。他の例として、メモリ膜135はカルコゲン化合物や遷移金属酸化膜のような可変抵抗膜を含む。
ゲートスタック160は第2方向D2に沿って延長された複数個のセルストリング175を含み、セルストリング175は垂直チャンネル150に沿って垂直積層され、絶縁膜125によって離隔された複数個のゲート161〜166を含む。
ゲート161〜166は半導体基板110に隣接し、接地選択ラインGSLを構成する少なくとも1つの第1ゲート161、ビットラインBL1〜BL4に隣接し、ストリング選択ラインSSLを構成する少なくとも1つの第6ゲート166、及び接地選択ラインGSLとストリング選択ラインであるSSLとの間のワードラインWLを構成する第2乃至第5ゲート162〜165を含む。実施形態では6個のゲート161〜166に対して説明するが、これに限定されるものではなく、これ以上であってもよい。
他の例として、ダミーセル領域DCは提供されなく(例:ダミーセル領域DCは省略される)、第1セル領域LCと第2セル領域RCとはワードラインカット領域131によって分離されてもよい。以下では便宜上に第1セル領域LCを左側セル領域、第2セル領域RCを右側セル領域と称する。
したがって、例えば垂直チャンネルがジグザグ配列(例:非線形配列)された場合、一列に配列された場合に比べて、垂直チャンネル150の密度をさらに増加させるので、高集積化に有利である。さらに、ストリング選択ライン(SSL1、SSL2)がさらに多い数の垂直チャンネル150と接続されることによって半導体メモリ素子1aのページの大きさを拡張させることができ、これはさらに多いデータを同時に書き込むこと、又は読み出すことを可能にするものであり、動作速度を増加させることができる。
さらに他の例として、図9に示すように、ダミーセル領域DCは選択的に提供された2つのワードラインカット領域131によって3個の部分に分けられる。このように、ダミーセル領域DCはダミーセル領域DC内に選択的に提供されたN個のワードラインカット領域131によってN+1個の部分に分けられる。
その他の例として、図11に示すように、ダミーセル領域DCはダミーストリング選択ラインSSLdを複数個(例:3個)の部分に区分する複数個(例:2つ)のダミー領域111を含む。ダミーチャンネル150dはダミー領域111とワードラインカット領域131との間、及び隣接するダミー領域111の間でジグザグ形態に配列される。
下部コンタクト152は垂直チャンネル150上に提供される。下部コンタクト152はドレーン128と接続して垂直チャンネル150と電気的に接続される。ダミーチャンネル150dの上には下部コンタクト152が提供されなくともよい。下部コンタクト152は垂直チャンネル150と垂直整列されるので、図3に示すようにジグザグ形態に配列される。右側セル領域RCでの下部コンタクト152の配列は左側セル領域LCでの下部コンタクト152の配列に対してダミーセル領域DCを中心としてミラーイメージを有する。
左側セル領域LC及び右側セル領域RCの各々で、上部コンタクト154はワードラインカット領域131と選択ラインカット領域133上で第2方向D2に沿って一列に配列される。第2方向D2に沿って一列に配列された上部コンタクト154は等間隔、例えば、ビットラインピッチの約2倍に相当する距離に離隔される。
右側セル領域RCでの上部コンタクト154の配列は左側セル領域LCでの上部コンタクト154の配列に対してビットラインピッチに相当する距離ぐらい第2方向D2に沿ってシフトされる。
一方、右側セル領域RCの両側に配置されたワードラインカット領域131上の上部コンタクト154は第2ビットラインBL2と第4ビットラインBL4との下に提供される。右側セル領域RCの選択ラインカット領域133上の上部コンタクト154は第1ビットラインBL1と第3ビットラインBL3との下に提供される。
左側セル領域LC及び右側セル領域RCの各々で、第1ビットラインBL1と第2ビットラインBL2との下では第2補助配線SBL2と第3補助配線SBL3とが第1方向D1に沿って配列される。第3ビットラインBL3と第4ビットラインBL4との下では第1補助配線SBL1と第4補助配線SBL4とが第1方向D1に沿って配列される。
例えば、右側セル領域RCの補助配線SBL1〜SBL4の各々の平面形状は左側セル領域LCの補助配線SBL1〜SBL4の各々の平面形状と上下反転された形状(例:ミラーイメージ)である。言い換えれば、ダミーセル領域DCを介して第1方向D1に平行な仮想線(imaginary line)上に配置される補助配線SBL1〜SBL4はダミーセル領域DCを中心として点対称をなす。点対称をなす補助配線SBL1〜SBL4は同一の長さを有する。
一実施形態によれば、ビットラインBL1〜BL4の各々は互に異なる長さを有する補助配線SBL1〜SBL4と電気的に接続される。
左側セル領域LC及び右側セル領域RCの各々に含まれたダミーチャンネル150d上に提供された対向する2つの第3補助配線SBL3は、接続されてシングル補助配線を成して第1ビットラインBL1または第2ビットラインBL2に共通接続される。
左側セル領域LC及び右側セル領域LCの各々に含まれた選択ラインカット領域133上に提供された対向する2つの第1補助配線SBL1は、接続されてシングル補助配線を成して第3ビットラインBL3または第4ビットラインBL4に共通接続される。
図12、図15、図18、図21、図24、図27は本発明の概念にしたがう一実施形態による半導体メモリ素子の製造方法を示す平面図である。図13、図16、図19、図22、図25、図28は上記各平面図のIA−IB線に沿う断面図である。図14、図17、図20、図23、図26、図29は上記各平面図のIIA−IIB線に沿う断面図である。
垂直ホール116は左側セル領域LC及び右側セル領域RCに該当するモールドスタック120を蝕刻して形成する。一例として、ダミーセル領域DCに該当するモールドスタック120の一部を蝕刻してダミーホール116dを形成する。垂直ホール116はダミーセル領域DCを中心として左右対称に配列される。
垂直チャンネル150を形成した後、或いはその前に、左側セル領域LC及び右側セル領域RCの各々に該当するモールドスタック120の一部を蝕刻して選択ラインカット領域133を形成する。選択ラインカット領域133は、例えば最上層の絶縁膜125と最上層の犠牲膜123とを選択的に蝕刻してトレンチ形態に形成する。選択ラインカット領域133に沿って配列された垂直チャンネル150は実質的に電気的動作に関与しないダミーチャンネル150dとして活用される。
第6ゲート166は左側セル領域LC及び右側セル領域RCの各々で選択ラインカット領域133によって分離された第1ストリング選択ラインSSL1と第2ストリング選択ラインSSL2とに区分される。ダミーセル領域DCでの第6ゲート166はダミーストリング選択ラインSSLdを構成する。
図3、図4、及び図5を再び参照すると、補助配線SBL1〜SBL4と電気的に接続される上部コンタクト154を形成し、上部コンタクト154と電気的に接続されるビットラインBL1〜BL4を形成して半導体メモリ素子1aを製造する。上部コンタクト154のビットラインBL1〜BL4は図3乃至図5で説明したように配列される。
図30は本発明の概念にしたがう、他の実施形態による半導体メモリ素子を示す平面図である。図31は図30のIA−IB線に沿う断面図である。図32は図30のIIA−IIB線に沿う断面図である。以下では図3乃至図5を参照して説明した実施形態と重複する説明は省略する。
右側セル領域RCの補助配線SBL1〜SBL4の平面形状は左側セル領域LCの補助配線SBL1〜SBL4の平面形状と同一である。右側セル領域RCの補助配線SBL1〜SBL4の配列は、左側セル領域LCの補助配線SBL1〜SBL4の配列に対してビットラインピッチに相当する距離ぐらい第2方向D2に沿ってシフトされる。
例えば、第1ビットラインBL1は、左側セル領域LCでは第2補助配線SBL2と、右側セル領域RCでは第3補助配線SBL3と接続される。第2ビットラインBL2は、左側セル領域LCでは第3補助配線SBL3と、右側セル領域RCでは第4補助配線SBL4と接続される。第3ビットラインBL3は、左側セル領域LCでは第4補助配線SBL4と、右側セル領域RCでは第1補助配線SBL1と接続される。第4ビットラインBL4は、左側セル領域LCでは第1補助配線SBL1と、右側セル領域RCでは第2補助配線SBL2と接続される。
しかし、一実施形態によれば、ビットラインBL1〜BL4は異なる長さを有する補助配線SBL1〜SBL4と接続されることによって、互いに同一であるか、或いは類似な補助配線との接続形状を有し、これによって、類似な電気的特性を有する。
図33は本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。図面で上は左側セル領域LCを示し、下は右側セル領域RCを示す。以下の実施形態においてもこれと同様である。
図33を参照すると、半導体メモリ素子2aは図3の半導体メモリ素子1aに比べて、少なくとも第1方向D1にさらに拡張されたセル構造を有する。一例として、左側セル領域LC及び右側セル領域RCの各々は2つの選択ラインカット領域133によって分離される第1乃至第3ストリング選択ラインSSL1〜SSL3を含む。半導体メモリ素子2aは、ビットラインBL1〜BL4と電気的に接続される12個の垂直チャンネル150と2つのダミーチャンネル150dからなる14個のチャンネルを有するセルアレイ190が反復されるセル構造を有する。
例えば、左側セル領域LCで右側のワードラインカット領域131及び左側の選択ラインカット領域133の各々上に提供された上部コンタクト154の配列は、左側のワードラインカット領域131及び右側の選択ラインカット領域133の各々上に提供された上部コンタクト154の配列に対して、ビットラインピッチに相当する距離ぐらい第2方向D2に沿ってシフトされる。
図3の半導体メモリ素子1aと異なり、左側セル領域LC及び右側セル領域RCの各々で、第1ビットラインBL1と第2ビットラインBL2の下で第1乃至第4補助配線SBL1〜SBL4が第1方向D1に沿って配列される。同様に、第3ビットラインBL3と第4ビットラインBL4との下で第1乃至第4補助配線SBL1〜SBL4が第1方向D1に沿って配列される。
このようにビットラインBL1〜BL4は補助配線SBL1〜SBL4との接続形状が実質的に同一であるので、同一の電気的特性(例:ローディングキャパシタンス、抵抗)を有する。
図34は図33の変形形態を示す平面図である。
図34を参照すると、半導体メモリ素子2bは図33の半導体メモリ素子2aと同様に14個のチャンネルを有するセルアレイ190が反復されるセル構造を有する。
右側セル領域RCでのチャンネル(150、150d)の配列は左側セル領域LCでのチャンネル(150、150d)の配列と同一である。同様に、右側セル領域RCの垂直チャンネル150上に提供された下部コンタクト152の配列は左側セル領域LCの垂直チャンネル150上に提供された下部コンタクト152の配列と同一である。
例えば、左側セル領域LCで左側のワードラインカット領域131及び右側の選択ラインカット領域133上の上部コンタクト154は、第1ビットラインBL1及び第3ビットラインBL3の下に提供される。右側のワードラインカット領域131及び左側の選択ラインカット領域133上の上部コンタクト154は、第2ビットラインBL2及び第4ビットラインBL4の下に提供される。
左側セル領域LCの補助配線SBL1〜SBL4の平面形状は右側セル領域RCの補助配線SBL1〜SBL4の平面形状に対して第1方向D1の延長方向を軸としてミラーイメージを有する。
ビットラインBL1〜BL4の各々は互に異なる長さを有する補助配線SBL1〜SBL4と電気的に接続される。例えば、第1ビットラインBL1及び第4ビットラインBL4の各々は、左側セル領域LCでは第1補助配線SBL1及び第2補助配線SBL2と接続され、右側セル領域RCでは第3補助配線SBL3及び第4補助配線SBL4と接続される。第2ビットラインBL2及び第3ビットラインBL3の各々は、左側セル領域LCでは第3補助配線SBL3及び第4補助配線SBL4と接続され、右側セル領域RCでは第1補助配線SBL1及び第2補助配線SBL2と接続される。
このようにビットラインBL1〜BL4は補助配線SBL1〜SBL4との接続形状が実質的に同一であるので、同一の電気的特性(例:ローディングキャパシタンス、抵抗)を有する。
図35は本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。
図35を参照すると、半導体メモリ素子3aは図3の半導体メモリ素子1aに比べて少なくとも第1方向D1にさらに拡張されたセル構造を有する。一例として、左側セル領域LC及び右側セル領域RCの各々は3個の選択ラインカット領域133によって分離される第1乃至第4ストリング選択ラインSSL1〜SSL4を含む。半導体メモリ素子3aは、ビットラインBL1〜BL4と電気的に接続される16個の垂直チャンネル150と3個のダミーチャンネル150dからなる19個のチャンネルを有するセルアレイ190が反復されるセル構造を有する。
例えば、左側セル領域LCの両側に配置されたワードラインカット領域131及び左側セル領域LCの中心として配置された選択ラインカット領域133上の上部コンタクト154は、第1ビットラインBL1と第3ビットラインBL3との下に提供される。ワードラインカット領域131に隣接する左側及び右側選択ラインカット領域133上の上部コンタクト154は、第2ビットラインBL2と第4ビットラインBL4との下に提供される。
左側セル領域LCの各々の補助配線SBL1〜SBL4の平面形状は、右側セル領域RCの補助配線SBL1〜SBL4の平面形状に対して第1方向D1の延長方向を軸としてミラーイメージを有する。
さらに、第1ビットラインBL1に接続された第1乃至第3補助配線SBL1〜SBL3の長さの合計(例:5(左側セル領域LC内の長さの合計)+6(右側セル領域RC内の長さの合計)=11)は、第4ビットラインBL4に接続された第1、第3、及び第4補助配線SBL1、SBL3、SBL4の長さの合計(例:2+11=13)と概ね同一であるか、或いは類似する。第2ビットラインBL2に接続される第1乃至第3補助配線SBL1〜SBL3の長さの合計(例:6+5=11)は、第2ビットラインBL2に隣接する第3ビットラインBL3に接続される第1、第3、及び第4補助配線SBL1、SBL3、SBL4の長さの合計(例:11+2=13)と概ね同一であるか、或いは類似する。
このように、ビットラインBL1〜BL4は実質的に同一の接続形状を有し、接続される補助配線SBL1〜SBL4の長さの合計が概ね等しいので、同一の電気的特性を有する。
図36は図35の変形形態を示す平面図である。
図36を参照すると、半導体メモリ素子3bは、図35の半導体メモリ素子3aと同様に16個の垂直チャンネル150と3個のダミーチャンネル150dとからなる19個のチャンネルを有するセルアレイ190が反復されるセル構造を有する。
右側セル領域RCでのチャンネル(150、150d)の配列は、左側セル領域LCでのチャンネル(150、150d)の配列に対して、ビットラインピッチの2倍に相当する距離ぐらい第2方向D2に沿ってシフトされる。同様に、右側セル領域RCの垂直チャンネル150上に提供された下部コンタクト152の配列は、左側セル領域LCの垂直チャンネル150上に提供された下部コンタクト152の配列に対して、ビットラインピッチの2倍に相当する距離ぐらい第2方向D2に沿ってシフトされる。上部コンタクト154もやはりこれと同様である。
図37は本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。
図37を参照すると、半導体メモリ素子4aは、図3の半導体メモリ素子1aに比べて少なくとも第1方向D1にさらに拡張されたセル構造を有する。一例として、左側セル領域LC及び右側セル領域RCの各々は、4個の選択ラインカット領域133によって分離される第1乃至第5ストリング選択ラインSSL1〜SSL5を含む。半導体メモリ素子4aは、ビットラインBL1〜BL4と電気的に接続される20個の垂直チャンネル150と4個のダミーチャンネル150dとからなる24個のチャンネルを有するセルアレイ190が反復されるセル構造を有する。
左側セル領域LCの補助配線SBL1〜SBL4の平面形状は右側セル領域RCの補助配線SBL1〜SBL4の平面形状と同一である。
このようにビットラインBL1〜BL4は補助配線SBL1〜SBL4との接続形状が同一であるので、同一の電気的特性(例:ローディングキャパシタンス、抵抗)を有する。
図38は図37の変形形態を示す平面図である。
図38を参照すると、半導体メモリ素子4bは、図37の半導体メモリ素子4aと同様に24個のチャンネルを有するセルアレイ190が反復されるセル構造を有する。
右側セル領域RCでのチャンネル(150、150d)の配列は左側セル領域LCでのチャンネル(150、150d)の配列と同一である。同様に、右側セル領域RCの垂直チャンネル150上に提供された下部コンタクト152の配列は、左側セル領域LCの垂直チャンネル150上に提供された下部コンタクト152の配列と同一である。右側セル領域RCでの上部コンタクト154の配列は、左側セル領域LCの上部コンタクト154に対してダミーセル領域DCを中心としてミラーイメージを有する。
ビットラインBL1〜BL4の各々は、互に異なる長さを有する補助配線SBL1〜SBL4と電気的に接続される。一例として、第1ビットラインBL1及び第4ビットラインBL4の各々は、左側セル領域LCでは第1補助配線SBL1及び第2補助配線SBL2と接続され、右側セル領域RCでは第3補助配線SBL3及び第4補助配線SBL4と接続される。第2ビットラインBL2及び第3ビットラインBL3は、左側セル領域LCでは第3補助配線SBL3及び第4補助配線SBL4と接続され、右側セル領域RCでは第1補助配線SBL1及び第2補助配線SBL2と接続される。ビットラインBL1〜BL4は補助配線SBL1〜SBL4との接続形状が同一であるので、同一の電気的特性(例:ローディングキャパシタンス、抵抗)を有する。
図39は本発明の実施形態による半導体メモリ素子を具備するメモリカードを示すブロック図である。図40は本発明の実施形態による半導体メモリ素子を応用した情報処理システムを示すブロック図である。
図39を参照すると、上述した本発明の実施形態による半導体メモリ素子の中で少なくとも1つを含むメモリ1210は、メモリカード1200に応用され得る。一例として、メモリカード1200は、ホスト1230とメモリ1210との間の全般的なデータ交換を制御するメモリコントローラ1220を含む。SRAM1221は中央処理装置(CPU)1222の動作メモリとして使用される。ホストインターフェイス1223はメモリカード1200と接続されるホスト1230のデータ交換プロトコルを具備する。誤謬訂正コード(ECC)1224はメモリ1210から読出されたデータに含まれる誤謬を検出及び訂正する。メモリインターフェイス1225はメモリ1210とインターフェイシングする。中央処理装置1222はメモリコントローラ1220のデータを交換するための全般的な制御動作を実行する。
110 半導体基板
125、141、143 絶縁膜
126 共通ソース
128 ドレーン
131 ワードラインカット領域
133 選択ラインカット領域
135 メモリ膜
150 垂直チャンネル
150d ダミーチャンネル
152 下部コンタクト
154 上部コンタクト
160 ゲートスタック
161〜166 ゲート
BL1〜BL4 ビットライン
DC ダミーセル領域
LC 第1セル領域(左側セル領域)
RC 第2セル領域(右側セル領域)
SBL1〜SBL4 補助配線
Claims (20)
- 交互に反復されるゲートと絶縁膜とを含むスタックと、
前記スタックの内で前記スタックを垂直に貫通する垂直チャンネルと、
前記垂直チャンネルから離隔されたダミーセル領域と、
前記スタックにオーバーラップされた第1、第2、第3、及び第4補助ビットラインと、
前記第1及び第2補助ビットラインにオーバーラップされ、電気的に接続された第1ビットラインと、
前記第3及び第4補助ビットラインにオーバーラップされ、電気的に接続された第2ビットラインと、を有し、
前記第1補助ビットラインは、前記垂直チャンネルに電気的に接続され、
前記第1補助ビットラインの第1長さは、前記第2補助ビットラインの第2長さより長いか、或は短く、
前記第3補助ビットラインの第3長さは、前記第4補助ビットラインの第4長さより長いか、或いは短く、
前記第1及び第2ビットラインと前記第1乃至第4補助ビットラインとは、第1セル領域と第2セル領域とに提供され、
前記ダミーセル領域は、前記第1及び第2ビットラインと前記第1乃至第4補助ビットラインとを含む前記第1及び第2セル領域の間に提供され、
前記スタックの前記第1セル領域にオーバーラップされる前記第1乃至第4補助ビットラインの各々によって定義される第1形状は、平面的に見る時、前記スタックの前記第2セル領域にオーバーラップされる前記第1乃至第4補助ビットラインの各々によって定義される第2形状と対称であることを特徴とする半導体素子。 - 前記第1及び第2補助ビットラインにオーバーラップされ、電気的に接続された第3ビットラインと、
前記第3及び第4補助ビットラインにオーバーラップされ、電気的に接続された第4ビットラインと、を
さらに有することを特徴とする請求項1に記載の半導体素子。 - 前記スタックの内に第1、第2、第3、及び第4ワードラインカット領域をさらに含み、
前記第1セル領域は、平面的に見る時、前記第1及び第2ワードラインカット領域の間に提供された複数個の第1セルストリングの柱を含み、
前記第2セル領域は、平面的に見る時、前記第3及び第4ワードラインカット領域の間に提供された複数個の第2セルストリングの柱を含み、
前記第2及び第3ワードラインカット領域は、前記第1セル領域を前記第2セル領域から分離し、
前記ダミーセル領域は、前記第1セル領域を前記第2セル領域から分離する前記第2及び第3ワードラインカット領域の間に提供されることを特徴とする請求項1に記載の半導体素子。 - 前記スタックの前記第1セル領域にオーバーラップされる前記第1乃至第4補助ビットラインの各々によって定義される第1形状は、平面的に見る時、前記スタックの前記第2セル領域にオーバーラップされる前記第1乃至第4補助ビットラインの各々によって定義される第2形状のミラーイメージであることを特徴とする請求項1に記載の半導体素子。
- 前記ゲートの中で最上層のゲートは、前記第1及び第2セル領域の各々の内で第1及び第2ストリング選択ラインに分離されることを特徴とする請求項1に記載の半導体素子。
- 前記ゲートの中で前記最上層のゲートは、前記第1及び第2セル領域の各々の内で3個、或いはそれ以上のストリング選択ラインに分離されることを特徴とする請求項5に記載の半導体素子。
- 交互に反復されるゲートと絶縁膜とを含むスタックと、
前記スタックの内で前記スタックを垂直に貫通する複数個の垂直チャンネルと、
前記垂直チャンネルから離隔されたダミーセル領域と、
不均一な長さを有し、前記複数個の垂直チャンネルの各々に電気的に接続された複数個の第1及び第2の補助ビットラインと、
前記不均一な長さを有する前記複数個の第1及び第2の補助ビットラインの各々に電気的に接続された複数個の第1及び第2ビットラインと、を有し、
前記第1及び第2ビットラインと前記不均一な長さを有する前記複数個の第1及び第2の補助ビットラインとは、第1及び第2セル領域内に提供され、
前記ダミーセル領域は、前記第1及び第2ビットラインと前記不均一な長さを有する前記複数個の第1及び第2の補助ビットラインとを有する前記第1及び第2セル領域の間に提供され、
前記不均一な長さを有する前記複数個の第1の補助ビットラインの第1総長さは、前記不均一な長さを有する前記複数個の第2の補助ビットラインの第2総長さと同一であるか、或いは実質的に同一であることを特徴とする半導体素子。 - 前記不均一な長さを有する前記複数個の第1の補助ビットラインは、第1長さを有する第1補助ビットラインと第2長さを有する第2補助ビットラインとを含み、
前記第2補助ビットラインの前記第2長さは、前記第1補助ビットラインの前記第1長さより少なくとも50%さらに長いことを特徴とする請求項7に記載の半導体素子。 - 前記複数個の垂直チャンネルは、平面的に見る時、ジグザグ形態に配列されることを特徴とする請求項7に記載の半導体素子。
- 交互に反復されるゲートと絶縁膜とを含むスタックと、
前記スタックの内の第1、第2、第3、及び第4ワードラインカット領域と、
前記第2及び第3ワードラインカット領域の間のダミーセル領域と、
複数個のビットラインと、
複数個の補助ビットラインと、を有し、
前記第1及び第2ワードラインカット領域の間に第1セル領域が定義され、
前記第3及び第4ワードラインカット領域の間に第2セル領域が定義され、
前記第2及び第3ワードラインカット領域は、前記第1セル領域を前記第2セル領域から分離し、
前記複数個のビットラインは、前記第1セル領域から前記第2セル領域に向かって延長され、
前記複数個の補助ビットラインは、前記複数個のビットラインを前記第1及び第2セル領域に電気的に接続し、
前記複数個のビットラインの各々は、互に異なる長さを有する前記複数個の補助ビットラインの中で互に異なる補助ビットラインに電気的に接続され、
前記第1セル領域は、前記スタックの内で前記スタックを垂直に貫通する垂直チャンネルを含み、
前記複数個の補助ビットラインは、前記スタックにオーバーラップされた第1、第2、第3、及び第4補助ビットラインを含み、
前記複数個のビットラインは、第1及び第2ビットラインを含み、
前記第1補助ビットラインは、前記垂直チャンネルに電気的に接続され、
前記第1ビットラインは、前記第1及び第2補助ビットラインにオーバーラップされ、電気的に接続され、
前記第1補助ビットラインの第1長さは、前記第2補助ビットラインの第2長さより短く、
前記第2ビットラインは、前記第3及び第4補助ビットラインにオーバーラップされ、電気的に接続され、
前記第3補助ビットラインの第3長さは、前記第4補助ビットラインの第4長さより短く、
前記第1補助ビットラインの第1長さと前記第2補助ビットラインの第2長さとの第1合計は、前記第3補助ビットラインの第3長さと前記第4補助ビットラインの第4長さとの第2合計と同一であるか、或いは実質的に同一であることを特徴とする半導体素子。 - 前記第2補助ビットラインの前記第2長さは、前記第1補助ビットラインの前記第1長さより少なくとも50%さらに長いことを特徴とする請求項1または10に記載の半導体素子。
- 前記複数個のビットラインは、
前記第1及び第2補助ビットラインにオーバーラップされ、電気的に接続された第3ビットラインと、
前記第3及び第4補助ビットラインにオーバーラップされ、電気的に接続された第4ビットラインと、をさらに含むことを特徴とする請求項10に記載の半導体素子。 - 交互に反復されるゲートと絶縁膜とを含むスタックと、
前記スタックの内で前記スタックを垂直に貫通する垂直チャンネルと、
前記垂直チャンネルから離隔されたダミーセル領域と、
前記スタックにオーバーラップされた第1、第2、第3、及び第4補助ビットラインと、
前記第1及び第2補助ビットラインにオーバーラップされ、電気的に接続された第1ビットラインと、
前記第3及び第4補助ビットラインにオーバーラップされ、電気的に接続された第2ビットラインと、を有し、
前記第1補助ビットラインは、前記垂直チャンネルに電気的に接続され、
前記第1補助ビットラインの第1長さは、前記第2補助ビットラインの第2長さより長いか、或は短く、
前記第3補助ビットラインの第3長さは、前記第4補助ビットラインの第4長さより長いか、或いは短く、
前記第1及び第2ビットラインと前記第1乃至第4補助ビットラインとは、第1セル領域と第2セル領域とに提供され、
前記ダミーセル領域は、前記第1及び第2ビットラインと前記第1乃至第4補助ビットラインとを含む前記第1及び第2セル領域の間に提供され、
前記第1補助ビットラインの第1長さと前記第2補助ビットラインの第2長さとの第1合計は、前記第3補助ビットラインの第3長さと前記第4補助ビットラインの第4長さとの第2合計と同一であるか、或いは実質的に同一であることを特徴とする半導体素子。 - 前記第1セル領域は、平面的に見る時、前記第1及び第2ワードラインカット領域の間に提供された複数個の第1セルストリングの柱を含み、
前記第2セル領域は、平面的に見る時、前記第3及び第4ワードラインカット領域の間に提供された複数個の第2セルストリングの柱を含み、
前記複数個の第1セルストリングの柱は、平面的に見る時、ジグザグ形態に配列され前記スタックを垂直に貫通する垂直チャンネルを含むことを特徴とする請求項10に記載の半導体素子。 - 前記第1セル領域は、平面的に見る時、前記第1及び第2ワードラインカット領域の間に提供された複数個の第1セルストリングの柱を含み、
前記第2セル領域は、平面的に見る時、前記第3及び第4ワードラインカット領域の間に提供された複数個の第2セルストリングの柱を含み、
前記複数個の第1セルストリングの柱は、少なくとも4個のセルストリングの柱を含むことを特徴とする請求項10に記載の半導体素子。 - 前記第1セル領域は、前記第1及び第2ワードラインカット領域の間に提供された第1選択ラインカット領域を含み、
前記第2セル領域は、前記第3及び第4ワードラインカット領域の間に提供された第2選択ラインカット領域を含むことを特徴とする請求項10に記載の半導体素子。 - 前記ダミーセル領域は、前記第1セル領域を前記第2セル領域から分離する前記第2及び第3ワードラインカット領域の間に提供された複数個のダミーセル領域の中でいずれか1つを含むことを特徴とする請求項10に記載の半導体素子。
- 交互に反復された絶縁膜と犠牲膜を有するスタックの第1領域内にチャンネルホールを形成する段階と、
前記チャンネルホール内に垂直チャンネルを形成する段階と、
前記スタックから前記犠牲膜を除去して前記垂直チャンネルに隣接するリセスを形成する段階と、
前記リセス内にゲートを形成する段階と、
前記スタックにオーバーラップされる第1、第2、第3、及び第4補助ビットラインを形成する段階と、
前記第1及び第2補助ビットラインにオーバーラップされ、電気的に接続される第1ビットラインを形成する段階と、
前記第3及び第4補助ビットラインにオーバーラップされ、電気的に接続される第2ビットラインを形成する段階とを有し、
前記第1領域と第2領域との間にダミーセル領域が提供され、
前記第1補助ビットラインは、前記垂直チャンネルに電気的に接続され、
前記第1補助ビットラインの第1長さは、前記第2補助ビットラインの第2長さに比べて長いか、或いは短く、
前記第3補助ビットラインの第3長さは、前記第4補助ビットラインの第4長さに比べて長いか、或いは短く、
前記第1領域と前記第2領域とは、前記第1及び第2ビットラインと前記第1乃至第4補助ビットラインとを含み、
前記スタックの前記第1領域にオーバーラップされる前記第1乃至第4補助ビットラインの各々によって定義される第1形状は、平面的に見る時、前記スタックの前記第2領域にオーバーラップされる前記第1乃至第4補助ビットラインの各々によって定義される第2形状と対称であることを特徴とする半導体素子の製造方法。 - 交互に反復された絶縁膜と犠牲膜とを有するスタックの第1及び第2領域内に複数個のチャンネルホールを形成する段階と、
前記複数個のチャンネルホール内に複数個の垂直チャンネルを形成する段階と、
前記スタックから前記犠牲膜を除去して前記垂直チャンネルに隣接するリセスを形成する段階と、
前記リセス内にゲートを形成する段階と、
不均一な長さを有する複数個の第1及び第2の補助ビットラインを形成する段階と、
前記不均一な長さを有する前記複数個の第1及び第2の補助ビットラインの各々に電気的に接続される第1及び第2ビットラインを形成する段階とを有し、
前記第1及び第2領域の間にダミー領域が提供され、
前記不均一な長さを有する前記補助ビットラインの各々は、前記複数個の垂直チャンネルの中で対応する垂直チャンネルに電気的に接続され、
前記第1及び第2領域は、前記第1及び第2ビットラインと前記不均一な長さを有する前記複数個の第1及び第2の補助ビットラインとを含み、
前記不均一な長さを有する前記複数個の第1の補助ビットラインの第1総長さは、前記不均一な長さを有する前記複数個の第2の補助ビットラインの第2総長さと同一であるか、或いは実質的に同一であることを特徴とする半導体素子の製造方法。 - 交互に反復された絶縁膜と犠牲膜とを有するスタックの内に複数個のチャンネルホールを形成する段階と、
前記複数個のチャンネルホール内に複数個の垂直チャンネルを形成する段階と、
前記スタックの内に複数個のワードラインカット領域を形成して第1及び第2セル領域と前記第1及び第2セル領域との間のダミーセル領域を定義する段階と、
前記スタックから前記犠牲膜を除去して前記複数個の垂直チャンネルに隣接するリセスを形成する段階と、
前記リセスの内にゲートを形成する段階と、
不均一な長さを有する複数個の第1及び第2の補助ビットラインを形成する段階と、
前記不均一な長さを有する前記複数個の第1及び第2の補助ビットラインの各々に電気的に接続される第1及び第2ビットラインを形成する段階とを有し、
前記第1セル領域は、前記複数個のワードラインカット領域の中で第1及び第2ワードラインカット領域の間に提供され、
前記第2セル領域は、前記複数個のワードラインカット領域の中で第3及び第4ワードラインカット領域の間に提供され、
前記第2及び第3ワードラインカット領域は、前記第1セル領域を前記第2セル領域から分離し、
前記ダミーセル領域は、前記第1セル領域を前記第2セル領域から分離する前記第2及び第3ワードラインカット領域の間に提供され、
前記不均一な長さを有する前記補助ビットラインの各々は、前記複数個の垂直チャンネルの中で対応する垂直チャンネルに電気的に接続され、
前記不均一な長さを有する前記複数個の第1の補助ビットラインの第1総長さは、前記不均一な長さを有する前記複数個の第2の補助ビットラインの第2総長さと同一であるか、或いは実質的に同一であることを特徴とする半導体素子の製造方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2015-0070648 | 2015-05-20 | ||
KR1020150070648A KR102393976B1 (ko) | 2015-05-20 | 2015-05-20 | 반도체 메모리 소자 |
US14/969,843 | 2015-12-15 | ||
US14/969,843 US9773546B2 (en) | 2015-05-20 | 2015-12-15 | Semiconductor devices including auxiliary bit lines |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016219811A JP2016219811A (ja) | 2016-12-22 |
JP6829552B2 true JP6829552B2 (ja) | 2021-02-10 |
Family
ID=57324536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016101145A Active JP6829552B2 (ja) | 2015-05-20 | 2016-05-20 | 補助ビットラインを含む半導体素子およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US9773546B2 (ja) |
JP (1) | JP6829552B2 (ja) |
KR (1) | KR102393976B1 (ja) |
CN (1) | CN106169476B (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102393976B1 (ko) * | 2015-05-20 | 2022-05-04 | 삼성전자주식회사 | 반도체 메모리 소자 |
US10014316B2 (en) * | 2016-10-18 | 2018-07-03 | Sandisk Technologies Llc | Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof |
KR102353929B1 (ko) * | 2017-03-07 | 2022-01-21 | 삼성전자주식회사 | 반도체 장치 |
CN106910746B (zh) | 2017-03-08 | 2018-06-19 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法、封装方法 |
KR20180106727A (ko) | 2017-03-21 | 2018-10-01 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
KR102344862B1 (ko) * | 2017-05-17 | 2021-12-29 | 삼성전자주식회사 | 수직형 반도체 소자 |
JP7191820B2 (ja) | 2017-06-02 | 2022-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品及び電子機器 |
JP7195068B2 (ja) | 2017-06-26 | 2022-12-23 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
JP7265475B2 (ja) | 2017-06-27 | 2023-04-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR102389928B1 (ko) | 2017-06-27 | 2022-04-25 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
JP7234110B2 (ja) | 2017-07-06 | 2023-03-07 | 株式会社半導体エネルギー研究所 | メモリセル及び半導体装置 |
US10665604B2 (en) | 2017-07-21 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, semiconductor wafer, memory device, and electronic device |
KR102307057B1 (ko) * | 2017-07-27 | 2021-10-01 | 삼성전자주식회사 | 수직형 메모리 장치 |
KR102440227B1 (ko) * | 2017-10-11 | 2022-09-05 | 삼성전자주식회사 | 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법 |
US10644026B2 (en) * | 2018-05-23 | 2020-05-05 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
JP2019212691A (ja) * | 2018-05-31 | 2019-12-12 | 東芝メモリ株式会社 | 半導体メモリ |
WO2020073262A1 (en) * | 2018-10-11 | 2020-04-16 | Yangtze Memory Technologies Co., Ltd. | Vertical memory devices |
KR102465965B1 (ko) | 2018-11-13 | 2022-11-10 | 삼성전자주식회사 | 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법 |
US10964397B2 (en) | 2018-11-13 | 2021-03-30 | Samsung Electronics Co., Ltd. | Vertical memory device having improved electrical characteristics and method of operating the same |
US11367681B2 (en) * | 2019-01-24 | 2022-06-21 | Micron Technology, Inc. | Slit oxide and via formation techniques |
KR102585085B1 (ko) | 2019-03-01 | 2023-10-04 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 비트 라인 수가 증가된 아키텍처를 가진 3차원 메모리 소자 |
WO2020179006A1 (ja) * | 2019-03-06 | 2020-09-10 | キオクシア株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
JP2020150199A (ja) * | 2019-03-15 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
KR20200113871A (ko) * | 2019-03-26 | 2020-10-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
KR102633484B1 (ko) * | 2019-07-10 | 2024-02-05 | 삼성전자주식회사 | 더미 패턴들을 갖는 반도체 소자들 |
JP2021136279A (ja) * | 2020-02-25 | 2021-09-13 | キオクシア株式会社 | 半導体記憶装置 |
KR20210144096A (ko) * | 2020-05-21 | 2021-11-30 | 삼성전자주식회사 | 수직형 메모리 장치 |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS469722Y1 (ja) | 1967-03-11 | 1971-04-06 | ||
JPS5118253A (ja) | 1974-08-06 | 1976-02-13 | Osaka Tetsuen Kikai Kk | Kokanseikeiyopuresusochi |
JPH08293588A (ja) * | 1995-04-25 | 1996-11-05 | Sony Corp | 半導体メモリ装置 |
US5966315A (en) | 1997-09-30 | 1999-10-12 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with non-uniform local bit lines |
US5917744A (en) | 1997-12-18 | 1999-06-29 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines |
US6687175B1 (en) | 2000-02-04 | 2004-02-03 | Renesas Technology Corporation | Semiconductor device |
US6479851B1 (en) | 2000-05-16 | 2002-11-12 | Hynix Semiconductor, Inc. | Memory device with divided bit-line architecture |
KR20030050959A (ko) | 2001-12-20 | 2003-06-25 | 주식회사 하이닉스반도체 | 균일한 셀 특성을 갖는 강유전체 메모리 소자 |
CN101189716A (zh) * | 2005-05-30 | 2008-05-28 | 斯班逊有限公司 | 半导体器件及其制造方法 |
JP4892215B2 (ja) | 2005-09-28 | 2012-03-07 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
JP4609722B2 (ja) | 2005-12-09 | 2011-01-12 | セイコーエプソン株式会社 | 強誘電体記憶装置および電子機器 |
US7551466B2 (en) * | 2006-02-23 | 2009-06-23 | Micron Technology, Inc. | Bit line coupling |
JP2008004889A (ja) | 2006-06-26 | 2008-01-10 | Samsung Electronics Co Ltd | 半導体記憶装置 |
KR100875059B1 (ko) | 2006-07-05 | 2008-12-19 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 및 그의 제조방법 |
JP2008227171A (ja) | 2007-03-13 | 2008-09-25 | Toshiba Corp | 不揮発性半導体メモリ |
KR101226685B1 (ko) | 2007-11-08 | 2013-01-25 | 삼성전자주식회사 | 수직형 반도체 소자 및 그 제조 방법. |
JP5305980B2 (ja) | 2009-02-25 | 2013-10-02 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
JP2011040706A (ja) * | 2009-07-15 | 2011-02-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR20110015337A (ko) | 2009-08-07 | 2011-02-15 | 주식회사 하이닉스반도체 | 수직채널형 비휘발성 메모리 소자 제조 방법 |
KR101624975B1 (ko) | 2009-11-17 | 2016-05-30 | 삼성전자주식회사 | 3차원 반도체 기억 소자 |
JP2012038865A (ja) | 2010-08-05 | 2012-02-23 | Toshiba Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
KR101742790B1 (ko) * | 2010-11-16 | 2017-06-01 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템 |
JP2012174872A (ja) | 2011-02-21 | 2012-09-10 | Toshiba Corp | 半導体記憶装置 |
JP5767495B2 (ja) | 2011-03-29 | 2015-08-19 | パナソニック株式会社 | 可変インダクタ及びこれを用いた半導体装置 |
JP5814867B2 (ja) * | 2012-06-27 | 2015-11-17 | 株式会社東芝 | 半導体記憶装置 |
US9129861B2 (en) * | 2012-10-05 | 2015-09-08 | Samsung Electronics Co., Ltd. | Memory device |
KR102031187B1 (ko) * | 2012-10-05 | 2019-10-14 | 삼성전자주식회사 | 수직형 메모리 장치 |
KR101997153B1 (ko) | 2013-04-01 | 2019-07-05 | 삼성전자주식회사 | 밸런싱 커패시터를 갖는 반도체 소자 및 그 형성 방법 |
US9183940B2 (en) | 2013-05-21 | 2015-11-10 | Aplus Flash Technology, Inc. | Low disturbance, power-consumption, and latency in NAND read and program-verify operations |
KR102078597B1 (ko) * | 2013-06-27 | 2020-04-08 | 삼성전자주식회사 | 반도체 장치 |
CN104659207B (zh) * | 2013-11-19 | 2019-04-26 | 三星电子株式会社 | 存储装置 |
US9023701B1 (en) * | 2013-12-31 | 2015-05-05 | Macronix International Co., Ltd. | Three-dimensional memory and method of forming the same |
KR102393976B1 (ko) * | 2015-05-20 | 2022-05-04 | 삼성전자주식회사 | 반도체 메모리 소자 |
-
2015
- 2015-05-20 KR KR1020150070648A patent/KR102393976B1/ko active IP Right Grant
- 2015-12-15 US US14/969,843 patent/US9773546B2/en active Active
-
2016
- 2016-05-20 JP JP2016101145A patent/JP6829552B2/ja active Active
- 2016-05-20 CN CN201610341096.7A patent/CN106169476B/zh active Active
-
2017
- 2017-08-21 US US15/681,910 patent/US10276237B2/en active Active
-
2019
- 2019-03-29 US US16/368,916 patent/US10878901B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN106169476A (zh) | 2016-11-30 |
US20190228824A1 (en) | 2019-07-25 |
US9773546B2 (en) | 2017-09-26 |
US10878901B2 (en) | 2020-12-29 |
JP2016219811A (ja) | 2016-12-22 |
US10276237B2 (en) | 2019-04-30 |
US20170345494A1 (en) | 2017-11-30 |
KR102393976B1 (ko) | 2022-05-04 |
US20160343434A1 (en) | 2016-11-24 |
KR20160137750A (ko) | 2016-12-01 |
CN106169476B (zh) | 2020-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6829552B2 (ja) | 補助ビットラインを含む半導体素子およびその製造方法 | |
US10680004B2 (en) | Semiconductor memory device of three-dimensional structure | |
US11563030B2 (en) | Semiconductor memory device and manufacturing method thereof | |
TWI707458B (zh) | 半導體記憶體裝置 | |
US8743612B2 (en) | Three-dimensional non-volatile memory device | |
US10629614B2 (en) | Semiconductor memory device and method for forming the same | |
US11398491B2 (en) | Three-dimensional semiconductor device | |
KR20110104317A (ko) | 수직 채널 구조의 비휘발성 메모리 소자 | |
US10930587B2 (en) | Semiconductor memory device | |
US11830805B2 (en) | Vertical memory device | |
US9947684B2 (en) | Three-dimensional semiconductor device | |
CN108630261B (zh) | 半导体存储装置 | |
US10784280B2 (en) | Semiconductor memory device | |
US9236117B2 (en) | Semiconductor memory device | |
KR101642929B1 (ko) | 비휘발성 메모리 장치 | |
KR20220073014A (ko) | 반도체 메모리 장치 | |
KR20240059373A (ko) | 집적 회로 및 비휘발성 메모리 장치 | |
KR20180047538A (ko) | 3차원 반도체 메모리 장치 및 이의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190322 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200602 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200902 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210122 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6829552 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |