KR100875059B1 - 반도체 소자의 비트라인 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 비트라인 로딩 커패시턴스(bitline loading capacitance)를 줄이기 위한 반도체 소자의 비트라인 그의 제조방법에 관한 것으로, 셀 영역 및 페이지 버퍼 영역을 갖는 반도체 기판 상부에 어레이(array)되는 다수의 비트라인들을 구비하는 반도체 소자에 있어서, 비트라인들 중 홀수 번째 군 또는 짝수 번째 군 중 어느 하나의 군에 속하는 비트라인들은 셀 영역의 소정 부분에 형성되는 제 1 하부 비트라인 및 제 1 하부 비트라인상에 형성되며 페이지 버퍼 영역으로 연장되어 제 1 하부 비트라인과 페이지 버퍼 영역을 연결하는 상부 비트라인으로 구성되고, 다른 하나의 군에 속하는 비트라인들은 제 1 하부 비트라인과 동일 평면상에 구성되며 셀 영역과 페이지 버퍼 영역을 연결하는 제 2 하부 비트라인으로 구성된다.
비트라인 로딩 커패시턴스, 페이지 버퍼

Description

반도체 소자의 비트라인 및 그의 제조방법{Bitline of semiconductor device and method for fabricating the same}
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도
도 2는 도 1을 A-A'선에 따라 절단한 단면도
도 3은 도 1을 B-B'선에 따라 절단한 단면도
도 4는 도 1을 C-C'선에 따라 절단한 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 제 1 층간절연막
12a, 12b, 12c, 12d : 콘택
13a, 13c : 제 1, 제 2 하부 비트라인
13b : 도전막
14 : 제 2 층간절연막
15 : 상부 비트라인
본 발명은 반도체 소자의 비트라인 및 그의 제조방법에 관한 것으로, 특히 비트라인 로딩 커패시턴스(bitline loading capacitance)를 줄이고 공정을 단순화하기 위한 반도체 소자의 비트라인 및 그의 제조방법에 관한 것이다.
현재, 낸드 플래쉬 메모리(NAND flash memory)에서는 비트라인의 피치(pitch)가 작아 비트라인의 로딩 커패시턴스(loading capacitance)가 매우 크다. 특히, 셀보다 피치가 작은 페이지 버퍼(page buffer)에서는 비트라인 로딩 커패시턴스가 더욱 크며, 이로 인해 전류 저하, 스피드 감소 등의 문제가 발생하고 있다.
특히, 70nm 기술에서는 페이지 버퍼에 도착한 신호가 입출력되는 시간을 줄이고, 페이지 버퍼로 전달되는 파워 라인(power line)을 감소시키기 위하여 페이지 버퍼를 메모리 셀 어레이의 상, 하 양단 나누어서 구성하지 않고, 메모리 셀 어레이의 상단 또는 하단의 어느 한쪽에 2개의 페이지 버퍼를 구성하는 원 사이드 페이지 버퍼 스킴(one side page buffer scheme)을 사용하고 있다. 이러한, 원 사이드 페이지 버퍼 스킴에서는 페이지 버퍼와 비트라인간 연결을 위하여 메탈 레이어(metal layer)를 추가로 형성해야만 한다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 비트라인 로딩 커패시턴스를 줄일 수 있는 반도체 소자의 비트라인 및 그의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 페이지 버퍼와 비트라인 연결을 위한 메탈 레이어 형성 공정을 생략하여 공정을 단순화할 수 있는 반도체 소자의 비트라인 및 그의 제조방법을 제공하는데 있다.
본 발명의 실시예에 따른 반도체 소자의 비트라인은 셀 영역 및 페이지 버퍼 영역을 갖는 반도체 기판 상부에 어레이(array)되는 다수의 비트라인들을 구비하는 반도체 소자에 있어서, 상기 비트라인들 중 홀수 번째 군 또는 짝수 번째 군 중 어느 하나의 군에 속하는 비트라인들은 상기 셀 영역의 소정 부분에 형성되는 제 1 하부 비트라인 및 상기 제 1 하부 비트라인상에 형성되며 상기 페이지 버퍼 영역으로 연장되어 상기 제 1 하부 비트라인과 상기 페이지 버퍼 영역을 연결하는 상부 비트라인으로 구성되고, 다른 하나의 군에 속하는 비트라인들은 상기 제 1 하부 비트라인과 동일 평면상에 구성되며 상기 셀 영역과 상기 페이지 버퍼 영역을 연결하는 제 2 하부 비트라인으로 구성된다.
본 발명의 실시예에 따른 반도체 소자의 비트라인 제조방법은 셀 영역 및 페이지 버퍼 영역이 정의된 반도체 기판상에 하부 비트라인용 도전막을 형성하는 단계와, 상기 하부 비트라인용 도전막을 식각하여 상기 셀 영역의 소정 부분에 제 1 하부 비트라인들을 형성하고 이웃하는 상기 제 1 하부 비트라인들 사이에 상기 셀 영역과 상기 페이지 버퍼 영역을 연결하는 제 2 하부 비트라인들을 형성하고, 상기 페이지 버퍼 영역의 소정 부분에 도전막을 형성하는 단계와, 상기 하부 비트라인용 도전막이 식각된 부분에 층간절연막을 형성하는 단계와, 상기 제 1 하부 비트라인들을 포함한 전면에 상부 비트라인용 도전막을 형성하는 단계와, 상기 상부 비트라인용 도전막을 패터닝하여 상기 제 1 하부 비트라인들과 상기 페이지 버퍼 영역을 연결하는 상부 비트라인들을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이고, 도 2는 도 1을 A-A'선에 따라 절단한 단면도이고, 도 3은 도 1을 B-B'선에 따라 절단한 단면도이고, 도 4는 도 1을 C-C'선에 따라 절단한 단면도이다.
도 1을 참조하면, 셀 영역과 페이지 버퍼 영역을 갖는 반도체 기판(10) 상부에 다수개의 비트라인들이 어레이(array)되어 있다. 비트라인들은 구조에 따라서 홀수 번째에 위치하는 비트라인과 짝수 번째에 위치하는 비트라인으로 구분된다.
도 1 및 도 2를 참조하면, 홀수 번째에 위치하는 비트라인은 셀 영역의 소정 부분에 형성되는 제 1 하부 비트라인(13a)과, 제 1 하부 비트라인(13a) 상에 형성되며 페이지 버퍼 영역으로 연장 형성되어 제 1 하부 비트라인(13a)과 페이지 버퍼를 연결하는 상부 비트라인(15)으로 구성된다.
제 1 하부 비트라인(13a)은 반도체 기판(10)상에 형성된 제 1 층간절연 막(11)에 의해 셀 영역의 반도체 기판(10)과 절연되어 있으며, 제 1 층간절연막(11)에 형성된 콘택(12a)을 통하여 셀 영역에 형성된 소정의 하부 구조물에 전기적으로 접속된다. 한편, 페이지 버퍼 영역의 제 1 층간절연막(11)에는 콘택(12b)이 형성되어 있고, 콘택(12b) 및 이에 인접한 제 1 층간절연막(11)의 소정 영역에는 제 1 하부 비트라인(13a)과 동일한 물질로 된 도전막(13b)이 형성되어, 상부 비트라인(15)은 도전막(13b) 및 콘택(12b)을 통하여 페이지 버퍼 영역에 형성된 소정의 하부 구조물에 전기적으로 접속된다.
도 1 및 도 3을 참조하면, 짝수 번째에 위치하는 비트라인은 제 1 하부 비트라인(13a) 및 도전막(13b)과 동일 평면상에 구성되며 셀 영역과 페이지 버퍼 영역간을 연결하는 제 2 하부 비트라인(13c)의 단일층으로 구성된다.
제 2 하부 비트라인(13c)은 제 1 층간절연막(11)을 통해 반도체 기판(10)과 절연되어 있으며, 제 1 층간절연막(11)에 형성된 콘택(12c)을 통하여 셀 영역에 형성된 소정의 하부 구조물에 전기적으로 접속되고, 제 1 층간절연막(11)에 형성된 콘택(12d)을 통하여 하부의 페이지 버퍼 영역에 형성된 소정의 하부 구조물에 전기적으로 접속된다.
그리고, 제 1, 제 2 하부 비트라인(13a)(13c) 및 도전막(13b)이 형성되지 않은 제 1 층간절연막(11)상에는 제 2 층간절연막(14)이 구성되어 있다. 제 2 층간절연막(14)은 산화막 또는 질화막 중 어느 하나로 형성된다.
이와 같은 반도체 소자의 제조방법은 다음과 같다.
먼저, 셀 영역 및 페이지 버퍼 영역이 정의되고 소정의 하부 구조물이 형성 된 반도체 기판(10)상에 제 1 층간절연막(11)을 형성한다. 그리고, 셀 영역 및 주변 회로 영역의 제 1 층간절연막(11)에 다수의 콘택홀들을 형성하고 콘택홀에 도전막을 매립하여 콘택들(12a)(12b)(12c)(12d)을 형성한다.
이어, 전면에 하부 비트라인용 도전막을 형성하고 식각하여 콘택(12a)을 포함하는 셀 영역의 소정 부위에 제 1 하부 비트라인(13a)들을 형성하고, 콘택(12b)을 포함하는 페이지 버퍼 영역의 소정 부위에 도전막(13b)을 형성하고, 이웃하는 제 1 하부 비트라인(13a)들 사이에 셀 영역과 페이지 버퍼 영역을 연결하며 콘택(12c)을 통해 셀 영역의 하부 구조물에 연결되고, 콘택(12d)을 통해 페이지 버퍼 영역의 하부 구조물에 연결되는 제 2 하부 비트라인(13c)을 형성한다.
이어, 제 1 하부 비트라인(13a), 도전막(13b) 및 제 2 하부 비트라인(13c)을 포함한 전면에 절연막을 형성하고 평탄화하여 하부 비트라인용 도전막이 식각된 부분에 제 2 층간절연막(14)을 형성한다. 제 2 층간절연막(14)은 산화막 또는 질화막 중 어느 하나로 형성한다.
이어, 전면에 상부 비트라인용 도전막을 형성하고 패터닝하여 제 1 하부 비트라인(13a)과 도전막(13b)을 연결하는 상부 비트라인(15)을 형성한다.
이상으로, 본 발명의 실시예에 따른 반도체 소자 제조를 완료한다.
이상의 실시예에서는 홀수 번째 비트라인을 제 1 하부 비트라인(13a)과 상부 비트라인(15)으로 구성하고, 짝수 번째 비트라인을 제 2 하부 비트라인(13c)으로 구성하는 경우에 대해서 언급하였으나, 이와 반대로 홀수 번째 비트라인을 제 2 하부 비트라인(13c)으로 구성하고, 짝수 번째 비트라인을 제 1 하부 비트라인(13a)과 상부 비트라인(15)으로 구성하여도 무방하다.
이와 같은 본 발명에 의하면, 이웃하는 비트라인을 동일 평면상에 구성되지 않고 서로 다른 평면상에 구성되므로 비트라인간 간격 특히, 피치가 작은 페이지 버퍼 영역에서의 비트라인간 간격을 늘릴 수 있다.
도 4를 참조하면, 비트라인들을 동일 평면상에 구성하는 종래 기술에서 비트라인간 간격을 a라 하고, 제 2 하부 비트라인(13c)의 높이를 h라 할 때, 본 발명에 따른 반도체 소자에서의 비트라인간 간격(a')은
Figure 112006048345082-pat00001
이 된다. 따라서, a'=
Figure 112006048345082-pat00002
은 a보다 크므로 비트라인간 간격이 늘어나게 된다.
또한, 이와 같은 구조로 비트라인을 형성하면 기존의 원 사이드 페이지 버퍼 스킴에서 메탈 레이어가 하는 역할을 상부 비트라인이 수행할 수 있으므로 메탈 레이어를 형성하지 않아도 된다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 비트라인간 간격을 늘릴 수 있으므로 비트라인 로딩 커패시턴스를 줄일 수 있다.
둘째, 메탈 레이어를 형성하지 않아도 되므로 공정 스텝수를 줄일 수 있다.

Claims (9)

  1. 셀 영역 및 페이지 버퍼 영역을 갖는 반도체 기판 상부에 어레이(array)되는 다수의 비트라인들을 구비하는 반도체 소자에 있어서,
    상기 비트라인들 중 홀수 번째 군 또는 짝수 번째 군 중 어느 하나의 군에 속하는 비트라인들은 상기 셀 영역의 소정 부분에 형성되는 제 1 하부 비트라인과, 상기 제 1 하부 비트라인상에 형성되며 상기 페이지 버퍼 영역으로 연장되어 상기 제 1 하부 비트라인과 상기 페이지 버퍼 영역을 연결하는 상부 비트라인으로 구성되고, 다른 하나의 군에 속하는 비트라인들은 상기 제 1 하부 비트라인과 동일 평면상에 구성되며 상기 셀 영역과 상기 페이지 버퍼 영역을 연결하는 제 2 하부 비트라인으로 구성되며,
    상기 제 1 하부 비트라인 및 상기 제 2 하부 비트라인은 상기 반도체 기판과 제 1 층간절연막을 사이에 두고 절연되며, 상기 제 1 하부 비트라인의 일단은 상기 제 1 층간절연막에 형성된 제 1 콘택을 통하여 상기 셀 영역에 형성된 소정의 하부 구조물에 접속되고, 상기 제 2 하부 비트라인은 상기 제 1 층간절연막에 형성된 제 2 콘택 및 제 3 콘택을 통해 상기 셀 영역에 형성된 소정의 하부 구조물 및 상기 페이지 버퍼 영역에 형성된 소정의 하부 구조물에 접속되는 반도체 소자의 비트라인.
  2. 삭제
  3. 제 1항에 있어서, 상기 페이지 버퍼 영역의 소정 부분에 형성되며 상기 제 1, 제 2 하부 비트라인과 동일 평면상에 위치되어 상기 상부 비트라인 하부에 콘택되는 도전막을 구비하며, 상기 도전막은 제 1 층간절연막을 사이에 두고 상기 반도체 기판과 절연되며, 상기 제 1 층간절연막에 형성된 제 4 콘택을 통해 상기 페이지 버퍼 영역의 소정 구조물에 연결되는 반도체 소자의 비트라인.
  4. 셀 영역 및 페이지 버퍼 영역이 정의된 반도체 기판상에 하부 비트라인용 도전막을 형성하는 단계;
    상기 하부 비트라인용 도전막을 식각하여 상기 셀 영역의 소정 부분에 제 1 하부 비트라인들을 형성하고, 이웃하는 상기 제 1 하부 비트라인들 사이에 상기 셀 영역과 상기 페이지 버퍼 영역을 연결하는 제 2 하부 비트라인들을 형성하고, 상기 페이지 버퍼 영역의 소정 부분에 도전막을 형성하는 단계;
    상기 하부 비트라인용 도전막이 식각된 부분에 층간절연막을 형성하는 단계;
    상기 제 1 하부 비트라인들을 포함한 전면에 상부 비트라인용 도전막을 형성하는 단계; 및
    상기 상부 비트라인용 도전막을 패터닝하여 상기 제 1 하부 비트라인들과 상기 페이지 버퍼 영역을 연결하는 상부 비트라인들을 형성하는 단계를 포함하는 반도체 소자의 비트라인 제조방법.
  5. 제 4항에 있어서, 상기 층간절연막은 상기 제 1, 제 2 하부 비트라인들이 형성된 전면에 절연막을 형성하고 평탄화하여 형성하는 반도체 소자의 비트라인 제조방법.
  6. 제 4항에 있어서, 상기 층간절연막은 산화막과 질화막 중 어느 하나로 형성하는 반도체 소자의 비트라인 제조방법.
  7. 삭제
  8. 셀 영역 및 페이지 버퍼 영역을 포함하는 반도체 기판 형성된 다수의 하부 비트라인들;
    상기 다수의 하부 비트라인들과 상기 반도체 기판의 소정의 하부 구조물을 연결하는 콘택들;
    상기 페이지 버퍼 영역에 형성된 다수의 도전막들; 및
    상기 다수의 하부 비트라인들 중 짝수 번째 또는 홀수 번째 비트라인들 상에 형성되어 상기 다수의 도전막들과 연결되는 다수의 상부 비트라인들을 포함하며,
    상기 상부 비트라인들 각각은 인접한 상기 하부 비트라인들과 서로 다른 층에 형성된 반도체 소자의 비트라인.
  9. 제 8 항에 있어서,
    상기 다수의 하부 비트라인들은 상기 짝수 번째 또는 홀수 번째 비트라인들은 상기 셀 영역 및 페이지 버퍼 영역에 걸쳐 형성되며, 나머지 비트라인들은 상기 셀 영역에만 형성된 반도체 소자의 비트라인.
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JP2007176524A JP2008016851A (ja) 2006-07-05 2007-07-04 半導体素子の金属配線とその形成方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773546B2 (en) 2015-05-20 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor devices including auxiliary bit lines

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9715678B2 (en) 2003-06-26 2017-07-25 Microsoft Technology Licensing, Llc Side-by-side shared calendars
KR101522016B1 (ko) 2009-01-06 2015-05-21 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US20110042722A1 (en) * 2009-08-21 2011-02-24 Nanya Technology Corp. Integrated circuit structure and memory array
CN103745747B (zh) * 2014-01-09 2017-09-19 上海华虹宏力半导体制造有限公司 电可擦可编程只读存储器及其位线布线方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773546B2 (en) 2015-05-20 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor devices including auxiliary bit lines
US10276237B2 (en) 2015-05-20 2019-04-30 Samsung Electronics Co., Ltd. Semiconductor devices including auxiliary bit lines
US10878901B2 (en) 2015-05-20 2020-12-29 Samsung Electronics Co., Ltd. Semiconductor devices including auxiliary bit lines

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