KR20200029326A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

Abstract

반도체 메모리 장치 및 이의 제조 방법을 개시한다. 이 장치는 셀 어레이 영역을 가지는 제 1 기판; 상기 제 1 기판을 덮는 제 1 층간절연막; 상기 제 1 층간절연막 상에 배치되며 상기 셀 어레이 영역과 전기적으로 연결되는 코어 영역을 가지는 제 2 기판; 상기 제 1 층간절연막과 상기 제 2 기판 사이에 개재되는 제 1 접착 절연막; 및 상기 제 2 기판, 상기 제 1 접착막 및 상기 제 1 층간절연막을 관통하여 상기 셀 어레이 영역과 상기 코어 영역을 전기적으로 연결시키는 콘택 플러그들을 포함한다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method of fabricating the same}

본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.

반도체 메모리 장치는 그 내부에 다수의 회로 영역들을 포함할 수 있다. 예를 들면 반도체 메모리 장치는 메모리 기능을 하는 셀 어레이 영역과 이를 구동하고 데이터 입출력하는 회로들이 형성된 주변 영역을 가질 수 있다. 각 영역들에 배치되는 소자들에 요구되는 주요 전기적 특성들은 영역별로 다를 수 있다. 한편, 반도체 메모리 장치가 고집적화되면서 제한된 칩 영역에 더 많은 회로들을 형성하는 것이 요구된다. 따라서 반도체 메모리 장치의 폼 팩터(form factor)를 줄이는 동시에 각 영역별로 소자들을 최적화하여 신뢰성을 향상시키는 것이 요구된다.

본 발명이 해결하고자 하는 과제는 향상된 신뢰성을 가지며 고집적화된 반도체 메모리 장치를 제공하는데 있다.

본 발명이 해결하고자 하는 다른 과제는 각 영역별로 공정을 최적화할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 장치는 셀 어레이 영역을 가지는 제 1 기판; 상기 제 1 기판을 덮는 제 1 층간절연막; 상기 제 1 층간절연막 상에 배치되며 상기 셀 어레이 영역과 전기적으로 연결되는 코어 영역을 가지는 제 2 기판; 상기 제 1 층간절연막과 상기 제 2 기판 사이에 개재되는 제 1 접착 절연막; 및 상기 제 2 기판, 상기 제 1 접착막 및 상기 제 1 층간절연막을 관통하여 상기 셀 어레이 영역과 상기 코어 영역을 전기적으로 연결시키는 콘택 플러그들을 포함한다.

본 발명의 일 양태에 따른 반도체 메모리 장치는 셀 어레이 영역을 가지는 제 1 기판; 상기 제 1 기판 상에 배치되며 상기 셀 어레이 영역과 전기적으로 연결되는 코어 영역을 포함하는 제 2 기판; 및 상기 제 2 기판 상에 배치되며 상기 코어 영역과 전기적으로 연결되는 주변회로 영역을 포함하는 제 3 기판을 포함한다.

본 발명의 다른 양태에 따른 반도체 메모리 장치는 셀 어레이 영역을 가지는 제 1 기판; 상기 제 1 기판을 덮는 제 1 층간절연막; 상기 제 1 층간절연막 상에 배치되며 상기 셀 어레이 영역과 전기적으로 연결되는 로직 영역을 가지는 제 2 기판; 상기 제 1 층간절연막과 상기 제 2 기판 사이에 개재되는 제 1 접착 절연막; 및 상기 제 2 기판, 상기 제 1 접착막 및 상기 제 1 층간절연막을 관통하여 상기 셀 어레이 영역과 상기 로직 영역을 전기적으로 연결시키는 콘택 플러그들을 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 장치의 제조 방법은, 칩 영역들과 스크라이브 레인 영역을 가지는 제 1 웨이퍼를 제조하는 단계; 제 2 웨이퍼를 준비하는 단계; 상기 제 1 웨이퍼 상에 제 1 예비 접착 절연막을 형성하는 단계; 상기 제 2 웨이퍼 상에 제 2 예비 접착 절연막을 형성하는 단계; 상기 제 1 예비 접착 절연막과 상기 제 2 접착 절연막이 접하도록 상기 제 1 웨이퍼 상에 상기 제 2 웨이퍼를 올려놓는 단계; 상기 제 1 예비 접착 절연막과 상기 제 2 예비 접착 절연막을 접착 절연막으로 바꾸는 단계; 및 상기 제 2 웨이퍼 상에 제 1 트랜지스터들과 제 1 배선들을 형성하는 단계를 포함한다.

본 발명의 실시예들에 따른 반도체 메모리 장치에서는 각 회로 영역들의 소자들이 서로 다른 기판 상에 구현될 수 있다. 이로써 각각의 회로 영역에 최적화된 구조/성능을 가지는 소자들을 구현하기 용이하여 신뢰성이 향상된 반도체 메모리 장치를 구현할 수 있다. 또한 셀 어레이 영역들에 각각 대응되는 코어 영역들이 상기 셀 어레이 영역들 상에 배치되어 수평 크기를 줄일 수 있다. 이로써 반도체 메모리 장치의 폼 팩터(form factor)를 감소시킬 수 있다. 또한 설계 자유도를 증가시킬 수 있다.

본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법에서는 서로 다른 특성을 필요로 하는 소자들을 각각 서로 다른 기판 상에 형성하고 적층 및 연결함으로써 각 영역들 간에 영향을 받지 않을 수 있다. 이로써 공정을 단순화시키고 공정 불량이 발생되는 것을 방지할 수 있다. 그리고 각 회로 영역들에서 요구되는 소자 특성에 맞게 최적화하기 용이하다.

도 1은 본 발명의 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 개념도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4는 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A’선, B-B’선, C-C’선 및 D-D’선을 따라 자른 단면도들을 나타낸다.
도 5는 본 발명의 제 1 웨이퍼의 평면도를 나타낸다.
도 6a 내지 도 6m은 본 발명의 실시예들에 따라 도 4의 단면을 가지는 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 7은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A’선, B-B’선, C-C’선 및 D-D’선을 따라 자른 단면도들을 나타낸다.
도 8은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A’선, B-B’선, C-C’선 및 D-D’선을 따라 자른 단면도들을 나타낸다.
도 9는 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A’선, B-B’선, C-C’선 및 D-D’선을 따라 자른 단면도들을 나타낸다.
도 10은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A’선, B-B’선, C-C’선 및 D-D’선을 따라 자른 단면도들을 나타낸다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개념도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개념도이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 반도체 메모리 장치의 블록도이다.

도 1을 참조하면, 본 예에 따른 반도체 메모리 장치는 예를 들면 디램(DRAM)일 수 있다. 상기 반도체 메모리 장치는 셀 어레이 영역(10)을 포함할 수 있다. 상기 셀 어레이 영역(10)에는 서로 교차하는 워드라인들(WL)과 비트라인들(BL)이 배치될 수 있다. 상기 셀 어레이 영역(10)의 주변에는 코어 영역(20)이 배치될 수 있다. 상기 코어 영역(20)에는 서브 워드라인 드라이버(Sub-Word line driver)(22)와 감지 증폭기(Sense Amplifier)(24)가 배치될 수 있다. 상기 코어 영역(20) 주변에는 주변회로 영역(30)이 배치될 수 있다. 상기 주변 회로 영역(30)에는 로우 디코더(32)와 컬럼 디코더(34)가 배치될 수 있다. 상기 코어 영역(20)과 상기 주변 회로 영역(30)은 통칭하여 로직 영역으로 명명될 수도 있다.

상기 로우 디코더(32)는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩할 수 있다. 상기 컬럼 디코더(34)는 컬럼 어드레스 신호를 디코딩하고 비트라인(BL)에 대한 선택 동작을 수행할 수 있다. 상기 서브 워드 라인 드라이버(22)는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호에 응답하여 특정 워드 라인을 선택하는 기능을 수행할 수 있다. 또한, 감지 증폭기(24)는 선택된 메모리 셀의 셀 캐패시터에 저장된 전하량이 매우 낮기 때문에 바로 디지털 신호로 만들어 외부로 출력시킬 수 없어, 낮은 전하량을 증폭시키는 기능을 수행할 수 있다.

도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 개념도이다.

도 2를 참조하면, 본 예에 따른 반도체 메모리 장치는 서로 차례로 적층된 제 1 기판(100), 제 2 기판(200) 및 제 3 기판(300)을 포함할 수 있다. 상기 제 1 기판(100)에는 서로 이격된 셀 어레이 영역들(10)이 배치될 수 있다. 상기 셀 어레이 영역들(10)은 각각 복수개의 서로 교차하는 워드라인들과 비트라인들을 포함할 수 있다.

상기 제 2 기판(200)에는 코어 영역들(20)이 배치될 수 있다. 상기 코어 영역들(20)은 각각 제 1 및 제 2 서브 워드라인 드라이버들(22a, 22b)과 제 1 및 제 2 감지 증폭기들(24a, 24b)을 포함할 수 있다. 하나의 코어 영역(20)에서 제 1 및 제 2 서브 워드라인 드라이버들(22a, 22b)은 서로 대칭되도록 배치될 수 있다. 하나의 코어 영역(20)에서 제 1 및 제 2 감지 증폭기들(24a, 24b)은 서로 대칭되도록 배치될 수 있다. 상기 제 1 및 제 2 서브 워드라인 드라이버들(22a, 22b)은 상기 셀 어레이 영역들(10)에 배치되는 워드라인들의 단부에 인접하도록 배치될 수 있다. 상기 제 1 및 제 2 감지 증폭기들(24a, 24b)은 상기 셀 어레이 영역들(10)에 배치되는 비트라인들의 단부에 인접하도록 배치될 수 있다.

상기 셀 어레이 영역들(10) 중 하나는 바로 그 위에 배치되는 코어 영역(20)과 전기적으로 연결될 수 있다. 상기 셀 어레이 영역(10)에 배치되는 비트 라인들의 단부들은 제 1 콘택플러그들(MC1)에 의해 상기 코어 영역(20)의 상기 제 1 및 제 2 감지 증폭기들(24a, 24b)에 전기적으로 연결될 수 있다. 상기 셀 어레이 영역(10)에 배치되는 워드 라인들의 단부들은 제 2 콘택플러그들(MC2)에 의해 상기 코어 영역(20)의 상기 제 1 및 제 2 서브 워드라인 드라이버들(22a, 22b)에 전기적으로 연결될 수 있다. 상기 제 1 콘택 플러그들(MC1)의 하부면들의 높이는 상기 제 2 콘택 플러그들(MC2)의 하부면의 높이와 다를 수 있다. 상기 제 1 콘택 플러그들(MC1)의 하부면들의 높이는 상기 제 2 콘택 플러그들(MC2)의 하부면의 높이보다 높을 수 있다.

상기 제 3 기판(300)에는 로우 디코더들(32), 컬럼 디코더들(34) 및 입출력 단자 영역(36)을 포함할 수 있다. 상기 코어 영역들(20)에 각각 포함된 제 1 및 제 2 서브 워드라인 드라이버들(22a, 22b)은 로우 디코더들(32)에 전기적으로 연결될 수 있다. 상기 코어 영역들(20)에 각각 포함된 제 1 및 제 2 감지 증폭기들(24a, 24b)은 컬럼 디코더들(34)에 전기적으로 연결될 수 있다. 상기 입출력 단자 영역(36)에는 외부 장치와 연결되는 입출력 단자들이 배치될 수 있다.

도 2에서는 설명의 편의를 위하여 예시적으로 4개의 상기 셀 어레이 영역들(10)이 도시되었으나, 상기 셀 어레이 영역들(10)의 개수는 이에 한정되지 않는다. 상기 코어 영역들(20)의 개수는 상기 셀 어레이 영역들(10)의 개수와 같거나 보다 작을 수 있다.

도 2의 구조를 가지는 반도체 메모리 장치에 대하여 도 3과 도 4를 참조하여 구체적으로 설명하기로 한다. 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 4는 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A'선, B-B'선, C-C'선 및 D-D'선을 따라 자른 단면도들을 나타낸다.

도 2 내지 도 4를 참조하면, 본 예에 따른 반도체 메모리 장치(1000)는 제 1 기판(100)을 포함한다. 상기 반도체 메모리 장치(1000)는 반도체 패키지로도 명명될 수 있다. 상기 제 1 기판(100)은 반도체 단결정 기판 또는 반도체 에피택시얼층을 포함할 수 있다. 상기 제 1 기판(100)에는 도 2에서 도시된 바와 같이 복수개의 셀 어레이 영역들(10)이 배치될 수 있다. 그러나 도 3에서는, 설명의 편의를 위하여 하나의 셀 어레이 영역에 배치되는 메모리 셀들의 레이아웃을 나타낸다.

도 3에서 상기 제 1 기판(100)에는 소자분리막(102)이 배치되어 활성 영역들(AR)을 정의할 수 있다. 상기 활성 영역들(AR)은 제 1 방향(D1)으로 길쭉한 바(bar) 형태일 수 있다. 상기 제 1 기판(100)에는 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되는 라인 형태일 수 있다. 상기 워드라인들(WL)은 상기 제 1 기판(100) 내에 매립될 수 있다. 즉, 상기 워드라인들(WL)의 상부면들은 상기 제 1 기판(100)의 상부면 보다 낮을 수 있다. 상기 워드라인들(WL)은 워드라인 캐핑 패턴들(103)으로 덮일 수 있다.

상기 제 1 기판(100)에는 서로 이격된 제 1 및 제 2 소오스/드레인 영역들(101a, 101b)이 배치될 수 있다. 상기 제 1 소오스/드레인 영역(101a)은 상기 워드라인들(WL) 중 하나의 일 측에 배치되고, 상기 제 2 소오스/드레인 영역(101b)은 상기 워드라인들(WL) 중 상기 하나의 다른 측에 배치될 수 있다. 상기 제 1 기판(100)은 패드 절연막(104)으로 덮일 수 있다. 상기 패드 절연막(104) 상에는 비트라인들(BL)이 배치될 수 있다. 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(D1, D2)과 교차하는 제 3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다. 상기 비트라인들(BL)은 비트라인 캐핑 패턴(105)으로 덮일 수 있다. 상기 비트라인들(BL)의 측벽은 절연 스페이서(SP)로 덮일 수 있다.

상기 비트라인들(BL)은 비트라인 컨택 플러그(DC)에 의해 제 1 소오스/드레인 영역(101a)과 전기적으로 연결될 수 있다. 이웃하는 비트라인들(BL) 사이에는 스토리지 노드 콘택 플러그(BC)가 배치될 수 있다. 상기 스토리지 노드 콘택 플러그(BC)는 상기 제 2 소오스/드레인 영역(101b)과 전기적으로 연결될 수 있다. 상기 스토리지 노드 콘택 플러그들(BC) 상에는 하부 전극들(BE)이 각각 배치될 수 있다. 상기 하부 전극들(BE)은 유전막(DL)으로 덮일 수 있다. 상기 유전막(DL) 상에는 상부 전극(TE)이 배치될 수 있다. 상기 하부 전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 캐패시터들을 구성할 수 있다. 상기 상부 전극(TE)은 제 1 층간절연막(106)으로 덮일 수 있다. 상기 제 1 층간절연막은 실리콘 산화막을 포함할 수 있다.

상기 제 1 층간절연막(106) 상에는 접착 절연막(150)이 배치될 수 있다. 상기 접착 절연막(150)은 실리콘 산화막을 포함할 수 있다. 상기 접착 절연막(150)은 질소나 탄소 중 적어도 하나를 더 포함할 수 있다. 상기 접착 절연막(150) 상에는 제 2 기판(200)이 배치될 수 있다. 상기 접착 절연막(150)은 상기 제 1 층간절연막(106)과 상기 제 2 기판(200)을 접착시키는 역할을 할 수 있다.

상기 제 2 기판(200)에는 상기 제 2 기판(200)은 예를 들면 실리콘 에피택시얼층일 수 있다. 상기 제 2 기판(200)에는 제 1 트랜지스터들(TR1)이 배치될 수 있다. 상기 제 1 트랜지스터들(TR1)은 각각 제 1 게이트 절연막(GL1)을 가질 수 있다. 상기 제 1 트랜지스터들(TR1)은 제 2 층간절연막(210)으로 덮일 수 있다. 도시하지는 않았지만, 상기 제 2 층간절연막(210)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘탄화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다. 상기 제 2 층간절연막(210) 내에는 상기 제 1 트랜지스터들(TR1)과 전기적으로 연결되는 제 1 배선들(212)이 배치될 수 있다. 상기 제 2 층간절연막(210) 상단에는 제 1 도전 패드(214)가 배치될 수 있다. 상기 제 1 도전 패드(214)는 구리를 포함할 수 있다.

상기 제 2 기판(200)에는 도 2를 참조한 코어 영역들(20)에 해당하는 회로들이 배치될 수 있다. 즉, 상기 제 1 트랜지스터들(TR1)과 상기 제 1 배선들(212)은 도 2를 참조하여 설명한 코어 영역들(20)에 포함된 서브 워드라인 드라이버들(22a, 22b)과 감지 증폭기들(24a, 24b)을 구성할 수 있다.

상기 제 2 배선들(212) 중 일부는 상기 제 1 및 제 2 콘택 플러그들(MC1, MC2)에 의해 상기 비트라인들(BL) 및 상기 워드라인들(WL)과 전기적으로 연결될 수 있다. 구체적으로 상기 제 1 콘택 플러그(MC1)는 상기 제 2 기판(200), 상기 접착 절연막(150), 상기 제 1 층간절연막(106) 및 상기 비트라인 캐핑 패턴(105)을 관통하여 상기 비트라인(BL)의 단부와 접할 수 있다. 상기 제 2 콘택 플러그(MC2)는 상기 제 2 기판(200), 상기 접착 절연막(150), 상기 제 1 층간 절연막(106), 상기 패드 절연막(104) 및 상기 워드라인 캐핑 패턴(103)을 관통하여 상기 워드라인(WL)의 단부와 접할 수 있다. 상기 제 1 콘택 플러그(MC1)과 상기 제 2 기판(200) 사이에는 제 1 콘택 절연막(120)이 개재될 수 있다. 상기 제 2 콘택 플러그(MC2)와 상기 제 2 기판(200) 사이에는 제 2 콘택 절연막(122)이 개재될 수 있다.

도 3에서, 예를 들면 홀수 번째 비트라인들(BL)의 단부들은 도면의 뒷쪽으로 돌출되고, 짝수 번째 비트라인들(BL)의 단부들은 도면의 앞쪽으로 돌출될 수 있다. 또한 홀수 번째 워드라인들(WL)의 단부들은 도면의 왼쪽으로 돌출되고, 짝수 번째 워드라인들(WL)의 단부들은 도면의 오른쪽으로 돌출될 수 있다. 이로써 상기 제 1 및 제 2 콘택 플러그들(MC1, MC2)를 형성할 때 오정렬 마진을 향상시킬 수 있다.

상기 제 2 층간절연막(210) 상에는 제 3 층간절연막(310)이 배치될 수 있다. 상기 제 3 층간절연막(310) 상에는 제 3 기판(300)이 배치될 수 있다. 상기 제 3 기판(300)은 반도체 단결정 웨이퍼 또는 반도체 에피택시얼층일 수 있다. 상기 제 2 기판(200)을 향하며 상기 제 3 층간절연막(310)으로 덮이는 상기 제 3 기판(300)의 일 면 상에는 제 2 트랜지스터들(TR2)이 배치될 수 있다. 상기 제 2 트랜지스터들(TR2)은 각각 제 2 게이트 절연막(GL2)일 수 있다. 상기 제 3 층간절연막(310) 내에는 상기 제 2 트랜지스터들(TR2)과 전기적으로 연결되는 제 2 배선들(312)이 배치될 수 있다. 상기 제 3 층간절연막의 하단에는 제 2 도전 패드(314)가 배치될 수 있다. 상기 제 2 도전 패드(314)는 구리를 포함할 수 있다. 도시하지는 않았지만, 상기 제 3 층간절연막(310)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘탄화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다. 상기 제 3 기판(300)에는 이를 관통하는 관통 비아(TSV)가 배치될 수 있다. 상기 관통 비아(TSV)의 상단에는 외부 도전 패드(316)가 배치될 수 있다. 상기 외부 도전 패드(316)는 외부 장치와 연결되는 입출력 패드일 수 있다.

상기 제 3 층간절연막(310)과 상기 제 2 층간절연막(210)은 서로 접할 수 있다. 상기 제 2 도전 패드(314)는 상기 제 1 도전 패드(214)와 접하여 서로 전기적으로 연결될 수 있다. 상기 제 3 기판(300) 상에는 도 2의 주변회로 영역(30)에 해당하는 회로들이 배치될 수 있다. 구체적으로, 상기 제 2 트랜지스터들(TR2)과 상기 제 2 배선들(312)은 도 2를 참조하여 설명한 로우 디코더들(32)과 컬럼 디코더들(34)을 구성할 수 있다.

본 발명의 실시예들에서 상기 제 2 기판(200) 상에 배치되는 상기 제 1 트랜지스터들(TR1)의 밀도는 상기 제 3 기판(300) 상에 배치되는 상기 제 2 트랜지스터들(TR2)의 밀도보다 클 수 있다. 상기 제 2 기판(200) 상에 배치되는 상기 제 1 트랜지스터들(TR1)의 개수는 상기 제 3 기판(300) 상에 배치되는 상기 제 2 트랜지스터들(TR2)의 개수보다 많을 수 있다. 바람직하게는 상기 제 2 게이트 절연막(GL2)은 상기 제 1 게이트 절연막(GL1) 보다 두꺼울 수 있다. 상기 제 2 트랜지스터들(TR2)은 바람직하게는 고전압 트랜지스터일 수 있다. 상기 제 1 트랜지스터들(TR1)은 바람직하게는 저전압 트랜지스터일 수 있다.

주변회로 영역(30)에는 입출력 패드가 배치되며 데이터의 입출력을 빠르게 진행하는 것이 중요할 수 있다. 본 발명의 실시예들에서 상기 제 2 트랜지스터들(TR2)이 고전압 트랜지스터들이기에(또는 상기 제 2 게이트 절연막(GL2)이 상대적으로 두껍기에) 고전압을 인가할 수 있어, 데이터의 입출력을 빠르게 진행할 수 있다. 이로써 반도체 메모리 장치의 속도를 빠르게 향상시킬 수 있어 고성능의 반도체 메모리 장치를 구현할 수 있다.

한편, 코어 영역(20)에서는 제 1 트랜지스터들(TR1)의 밀도가 크기에(개수가 많기에), 각각의 제 1 트랜지스터들(TR1)에서 발생될 수 있는 누설전류의 양이 작더라도, 반도체 메모리 장치의 동작에 큰 영향을 미칠 수 있다. 따라서 코어 영역(20)에서는 전체적인 누설전류의 양을 줄이는 것이 중요할 수 있다. 본 발명의 실시예들에 있어서, 상기 제 1 트랜지스터들(TR1)이 저전압 트랜지스터들이기에 (또는 상기 제 1 게이트 절연막(GL1)이 얇기 때문에) 저전압을 인가할 수 있어, 누설전류를 줄일 수 있다.

본 발명의 실시예들에 따른 반도체 메모리 장치에서 각 회로 영역들의 소자들이 서로 다른 기판 상에 구현될 수 있다. 이로써 각각의 영역에 최적화된 회로들을 구현하기 용이하여 신뢰성이 향상된 반도체 메모리 장치를 구현할 수 있다. 또한 셀 어레이 영역들(10)에 각각 대응되는 코어 영역들(20)이 제 1 및 제 2 콘택 플러그들(MC1, MC2)에 의해 상기 셀 어레이 영역들(10)과 수직적으로 연결될 수 있어 수평 크기를 줄일 수 있다. 이로써 반도체 메모리 장치의 폼 팩터(form factor)를 감소시킬 수 있다. 또한 설계 자유도를 증가시킬 수 있다.

도 5는 본 발명의 제 1 웨이퍼의 평면도를 나타낸다. 도 6a 내지 도 6m은 본 발명의 실시예들에 따라 도 4의 단면을 가지는 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.

도 5 및 도 6a를 참조하면, 먼저 제 1 웨이퍼(100w)를 제조한다. 상기 제 1 웨이퍼(100w)는 도 5에 도시된 바와 같이 복수개의 서로 이격된 칩 영역들(CHR)이 배치될 수 있다. 상기 칩 영역들(CHR)은 스크라이브 레인 영역(SCL)에 의해 서로 이격되어 있다. 상기 칩 영역들(CHR) 각각은 도 2 내지 도 4를 참조하여 설명한 셀 어레이 영역들(10)을 포함할 수 있다. 구체적으로 상기 제 1 웨이퍼(100w)은 제 1 기판(100)과 제 1 층간절연막(106)을 포함할 수 있다. 상기 제 1 웨이퍼(100w)에서 상기 칩 영역들(CHR)에는 도 3 및 도 4를 참조하여 설명한 워드라인들(WL), 비트라인들(BL) 및 캐패시터들이 배치될 수 있다. 상기 제 1 웨이퍼(100w)에서 상기 스크라이브 레인 영역(SCL)에는 제 1 정렬키(AK1)가 배치될 수 있다. 상기 제 1 정렬키(AK1)은 상기 제 1 층간절연막(106)으로 덮일 수 있다. 상기 제 1 웨이퍼(100w)의 제조 과정은 디램의 셀 어레이 영역의 메모리 셀들을 제조하는 공정들을 포함할 수 있다.

다음으로 도 6b를 참조하여 제 2 웨이퍼(200w)을 제조할 수 있다. 상기 제 2 웨이퍼(200w)를 제조하기 위하여 반도체 단결정 기판(200s) 상에 반도체 에피택시얼층(200e)을 형성함으로써 형성할 수 있다. 상기 반도체 단결정 기판(200s)과 상기 반도체 에피택시얼층(200e)은 예를 들면 제 1 도전형의 제 1 불순물로 도핑될 수 있다. 상기 제 1 도전형의 상기 제 1 불순물은 예를 들면 P형의 붕소일 수 있다. 상기 반도체 단결정 기판(200s)에 도핑된 상기 제 1 불순물의 농도는 상기 반도체 에피택시얼층(200e)에 도핑된 상기 제 1 불순물의 농도와 다를 수 있다. 예를 들면, 상기 반도체 단결정 기판(200s)에 도핑된 상기 제 1 불순물의 농도는 상기 반도체 에피택시얼층(200e)에 도핑된 상기 제 1 불순물의 농도보다 클 수 있다. 이러한 상기 제 1 불순물의 농도의 차이에 의해 후속의 연마/식각 공정에서 식각률/연마율의 차이가 발생될 수 있다.

도 6c를 참조하면, 상기 제 2 웨이퍼(200w)의 가장자리를 일부 제거할 수 있다. 구체적으로, 상기 반도체 에피택시얼층(200e)의 가장자리를 일부 제거하여 상기 반도체 단결정 기판(100s)을 노출시킬 수 있다. 이러한 과정은 후속의 연마/그라인딩 공정 중 발생될 수 있는 공정 불량을 방지하기 위해 진행될 수 있다.

도 6d를 참조하면, 상기 제 1 웨이퍼(100w)의 전면 상에 제 1 예비 접착 절연막(150a)을 증착할 수 있다. 상기 제 1 예비 접착 절연막(150a)은 상기 제 1 층간절연막(106) 상에 증착될 수 있다. 상기 제 2 웨이퍼(200w)의 전면 상에 제 2 예비 접착 절연막(150b)을 증착할 수 있다. 바람직하게는 상기 제 2 예비 접착 절연막(150b)은 상기 반도체 에피택시얼층(200e) 상에 형성될 수 있다. 상기 제 1 및 제 2 예비 접착 절연막들(150a, 150b)은 실리콘산화막, 실리콘 질화막, 실리콘산화질화막, 실리콘탄화막, 실리콘 탄화질화막, 금속산화막 및 금속질화막 중 적어도 하나의 막으로 형성될 수 있다.

도 6e 및 도 6f를 참조하면, 상기 제 1 및 제 2 예비 접착 절연막들(150a, 150b)이 서로 접하도록 상기 제 1 웨이퍼(100w) 상에 상기 제 2 웨이퍼(200w)을 올려놓을 수 있다. 그리고 어닐링 공정을 진행할 수 있다. 상기 어닐링 공정으로 상기 제 1 및 제 2 예비 접착 절연막들(150a, 150b)이 합쳐져 접착 절연막(150)이 형성될 수 있다.

도 6g를 참조하면, 상기 제 2 웨이퍼(200w)에서 상기 반도체 단결정 기판(200s)을 제거할 수 있다. 이를 위해 백 그라인딩 공정, CMP(Chemical Mechanical polishing) 공정 및 습식 식각 공정 중 적어도 하나의 공정을 진행할 수 있다. 이때 사용되는 에천트는 불소, 질산, 인산 및 아세트산 중 적어도 하나를 포함할 수 있다. 상기 반도체 단결정 기판(200s)과 상기 반도체 에피택시얼층(200e)에 도핑된 제 1 불순물의 농도 차이에 의해 이들 간의 연마율/식각율에 차이가 발생할 수 있다. 이로써 선택적으로 상기 반도체 단결정 기판(200s)을 제거할 수 있다.

만약 도 6c의 과정에서 상기 반도체 에피택시얼층(200e)의 가장자리를 제거하지 않았다면, 상기 반도체 단결정 기판(200s)을 제거한 후에 남은 상기 반도체 에피택시얼층(200e)의 가장자리는 메인 부분에 비하여 상대적으로 얇을 수 있어 기계적으로 취약할 수 있다. 상기 반도체 에피택시얼층(200e)의 가장자리 부분은 상기 그라인딩/연마 공정에서 깨질 수 있으며 공정 불량을 야기할 수 있다. 그러나 본 발명에서는 도 6c에서 미리 상기 반도체 에피택시얼층(200e)의 가장자리 부분을 제거하여 공정 불량 가능성을 차단할 수 있다. 이로써 공정 불량을 줄일 수 있다.

도 6g 및 도 6h를 참조하면, 상기 반도체 단결정 기판(200s)를 제거한 후에 상기 접착 절연막(150) 상에는 상기 반도체 에피택시얼층(200e)이 남을 수 있다. 도 6h는 도 6g의 일부분을 확대한 도면에 대응될 수 있다. 상기 반도체 에피택시얼층(200e)은 후에 도 4의 제 2 기판(200)에 대응될 수 있다.

도 6i를 참조하면, 상기 제 1 웨이퍼(100w)의 스크라이브 레인 영역(SCL)과 중첩되는 상기 반도체 에피택시얼층(200e)을 제거하여 상기 접착 절연막(150)을 노출시키는 그루브(GR)를 형성할 수 있다. 상기 그루브(GR)는 상기 제 1 웨이퍼(100w)의 스크라이브 레인 영역(SCL)과 중첩될 수 있다. 상기 그루브(GR)를 채우는 매립 절연막(202)을 형성할 수 있다. 상기 매립 절연막(202)은 실리콘 산화막을 포함할 수 있다. 상기 매립 절연막(202), 상기 접착 절연막(150) 및 상기 제 1 층간절연막(106)은 실리콘 산화막을 포함하여 투명할 수 있다. 이로써 상기 그루브(GR) 또는 상기 매립 절연막(202)을 통해 상기 제 1 정렬키(AK1)를 인식할 수 있다.

상기 제 1 정렬키(AK1)를 이용하여 상기 제 1 웨이퍼(100w) 내에서의 상기 비트라인들(BL)과 상기 워드라인들(WL)의 단부의 위치를 정확하게 인식할 수 있다. 이로써 제 1 콘택홀들(MH1)과 제 2 콘택홀들(MH2)을 정확하게 형성할 수 있고 오정렬을 방지할 수 있다. 구체적으로, 상기 반도체 에피택시얼층(200e), 상기 접착 절연막(150), 상기 제 1 층간절연막(106) 및 상기 비트라인 캐핑 패턴(105)을 차례대로 식각하여 상기 비트라인들(BL)의 단부를 노출시키는 제 1 콘택홀(MH1)을 형성할 수 있다. 또한 상기 반도체 에피택시얼층(200e), 상기 접착 절연막(150), 상기 제 1 층간절연막(106), 상기 패드 절연막(104) 및 상기 워드라인 캐핑 패턴(103)을 차례대로 식각하여 상기 워드라인들(WL)의 단부를 노출시키는 제 2 콘택홀(MH2)을 형성할 수 있다. 상기 제 1 및 제 2 콘택홀들(MH1, MH2)은 동시에 형성될 수 있다.

도 6j를 참조하면, 절연막을 콘포말하게 적층하고 이방성 식각하여 상기 제 1 및 제 2 콘택홀들(MH1, MH2)의 측벽을 각각 덮는 제 1 콘택 절연막(120)과 제 2 콘택 절연막(122)을 형성할 수 있다. 그리고 도전막을 적층하여 상기 제 1 및 제 2 콘택홀들(MH1, MH2)을 채우고 연마 공정/식각 공정을 진행하여 상기 제 1 및 제 2 콘택홀들(MH1, MH2) 안에 각각 제 1 및 제 2 콘택 플러그들(MC1, MC2)을 형성할 수 있다.

도 6k를 참조하면, 상기 반도체 에피택시얼층(200e) 상에 제 1 트랜지스터들(TR1), 제 1 배선들(212), 제 1 도전 패드(214) 및 제 2 층간절연막(210)을 형성할 수 있다. 상기 제 1 트랜지스터들(TR1), 상기 제 1 배선들(212) 및 상기 제 1 도전 패드(214)는 상기 스크라이브 레인 영역(SCL)에는 형성되지 않을 수 있다. 상기 반도체 에피택시얼층(200e) 상에 상기 스크라이브 레인 영역(SCL)에는 제 2 정렬키(AK2)을 형성할 수 있다. 상기 제 1 트랜지스터들(TR1)은 저전압 트랜지스터의 구조를 가지도록 형성될 수 있다.

도 6l 및 도 4를 참조하면, 제 3 웨이퍼(300w)를 준비할 수 있다. 상기 제 3 웨이퍼(300w)는 후에 도 4의 제 3 기판(300)에 대응될 수 있다. 상기 제 3 웨이퍼(300w) 상에 제 3 층간절연막(310)을 형성할 수 있다. 상기 제 3 웨이퍼(300w) 상에 도 4에 개시된 제 2 트랜지스터들(TR2), 제 2 배선들(312) 및 제 2 도전 패드(314)를 형성할 수 있다. 상기 제 2 트랜지스터들(TR2)은 고전압 트랜지스터의 구조를 가지도록 형성될 수 있다. 상기 제 3 층간절연막(310)이 상기 제 2 층간절연막(210)과 접하고 상기 제 2 도전 패드(314)가 상기 제 1 도전 패드(214)와 접하도록 상기 제 3 웨이퍼(300w)를 상기 반도체 에피택시얼층(200e) 상에 위치시킨 후에 열압착 공정을 진행하여 상기 제 3 층간절연막(310)을 상기 제 2 층간절연막(210)에 본딩시킬 수 있다. 또한 상기 제 2 도전 패드(314)는 상기 제 1 도전 패드(214)에 본딩될 수 있다.

도 6m을 참조하면, 싱귤레이션 공정을 진행하여 스크라이브 레인 영역들(SCL)을 제거하여 복수개의 반도체 메모리 장치들(1000)을 형성할 수 있다.

본 예에 따른 반도체 메모리 장치의 제조 방법에서는 서로 다른 특성을 필요로 하는 소자들을 각각 서로 다른 기판 상에 형성하고 적층 및 연결한다. 만약, 셀 어레이 영역들, 코어 영역들 및 주변회로 영역들이 한 기판 상에 모두 존재한다면, 이들 영역에 배치되는 소자들을 형성할 때 서로 영향을 받을 수 있다. 이로써 공정이 복잡해지거나 공정 불량이 발생할 수 있다. 예를 들면 셀 어레이 영역의 메모리 셀들을 제조하는 동안 코어 영역들 및 주변회로 영역들을 덮는 마스크막을 추가로 형성하거나 제거하는 과정이 필요할 수 있다. 그러나 본 예에 따른 반도체 메모리 장치의 제조 방법에서는 서로 다른 특성을 필요로 하는 소자들을 각각 서로 다른 기판 상에 형성하고 적층 및 연결함으로써 각 영역들 간에 영향을 받지 않을 수 있다. 이로써 공정을 단순화시키고 공정 불량이 발생되는 것을 방지할 수 있다. 그리고 각 회로들에서 요구되는 소자 특성에 맞게 최적화하기 용이하다.

도 7은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A'선, B-B'선, C-C'선 및 D-D'선을 따라 자른 단면도들을 나타낸다.

도 7을 참조하면, 본 예에 따른 반도체 메모리 장치(1000a)에서는 제 1 층간절연막(106) 상에 제 1 접착 절연막(150)이 배치될 수 있다. 상기 제 1 접착 절연막(150) 상에는 제 2 기판(200)과 제 2 층간절연막(210)이 차례로 적층될 수 있다. 상기 제 2 층간절연막(210) 상에는 제 2 접착 절연막(250)이 배치될 수 있다. 상기 제 2 접착 절연막(250) 상에는 제 3 기판(300)과 제 3 층간절연막(310)이 차례로 적층될 수 있다. 상기 제 1 접착 절연막(150)은 상기 제 1 층간절연막(106)과 상기 제 2 기판(200)을 본딩시키는 역할을 할 수 있다. 상기 제 2 접착 절연막(250)은 상기 제 2 층간절연막(210)과 상기 제 3 기판(300)을 접착시키는 역할을 할 수 있다. 상기 제 3 기판(300) 상에는 제 2 트랜지스터들(TR2) 및 제 2 배선들(312)이 배치될 수 있다. 제 3 콘택 플러그(MC3)가 상기 제 3 기판(300), 상기 제 2 접착 절연막(250) 및 상기 제 2 층간절연막(210)의 일부를 관통하여 상기 제 2 배선들(312)의 일부와 제 2 배선들(212)의 일부를 전기적으로 연결시킬 수 있다. 그 외의 구조는 도 2 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.

도 7의 반도체 메모리 장치(1000a)에서 상기 제 2 접착 절연막(250)을 형성하는 과정은 도 6b 내지 도 6f를 참조하여 설명한 과정과 동일/유사할 수 있다. 상기 제 3 콘택 플러그(MC3)를 형성하는 과정은 도 6i 및 도 6j를 참조하여 설명한 과정과 동일/유사할 수 있다.

도 8은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A'선, B-B'선, C-C'선 및 D-D'선을 따라 자른 단면도들을 나타낸다.

도 8을 참조하면, 본 예에 따른 반도체 메모리 장치(1000b)에서는 제 1 도전 패드(214)와 제 2 도전 패드(314) 사이에 연결 부재(350)가 개재될 수 있다. 상기 연결 부재(350)는 예를 들면 구리 범프, 솔더볼 및 솔더막 중 적어도 하나를 포함할 수 있다. 그 외의 구조는 도 2 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.

도 8의 반도체 메모리 장치(1000b)는 제 3 기판(300)과 상기 제 2 기판(200)을 플립 칩 본딩 방식으로 연결함으로써 제조될 수 있다.

도 9는 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A'선, B-B'선, C-C'선 및 D-D'선을 따라 자른 단면도들을 나타낸다.

도 9를 참조하면, 본 예에 따른 반도체 메모리 장치(1000c)에서는 도 4의 상태에서 관통 비아(TSV), 제 1 및 제 2 도전 패드들(214, 314) 대신에 도전 구조체(330)가 배치될 수 있다. 상기 도전 구조체(330)는 백 비아 스택(Back Via Stack, BVS)로 명명될 수 있다. 상기 도전 구조체(330)는 제 3 기판(300)과 제 3 층간절연막(310) 그리고 제 2 층간절연막(210)의 일부를 관통하여 제 1 배선(212)의 일부와 제 2 배선(312)의 일부를 전기적으로 연결할 수 있다. 도시하지는 않았지만, 상기 도전 구조체(330)과 상기 제 3 기판(300) 사이에는 절연막이 개재될 수 있다. 상기 제 3 기판(300) 상에는 패시베이션막(332)이 배치될 수 있다. 상기 패시베이션막(332)은 상기 도전 구조체(330)의 내 측벽을 덮을 수 있다. 상기 도전 구조체(330)는 리세스 영역(R1) 안에 위치할 수 있다. 상기 패시베이션막(332)은 상기 리세스 영역(R1)을 채울 수 있다. 그 외의 구조는 도 2 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.

도 9의 반도체 메모리 장치를 제조하는 과정은 다음과 같다. 도 6l에서처럼 제 3 웨이퍼(300w)를 반도체 에피택시얼층(200e) 상에 위치시킨 후에, 상기 제 3 웨이퍼(300w), 상기 제 3 층간절연막(310) 및 상기 제 2 층간절연막(210)의 일부를 제거하여 리세스 영역(R1)을 형성할 수 있다. 도전막을 콘포말하게 적층하고 패터닝하여 도전 구조체(330)을 형성할 수 있다. 그리고 패시베이션막(332)을 형성할 수 있다. 후속 공정은 위에서 설명한 바와 동일/유사할 수 있다.

도 10은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치를 A-A'선, B-B'선, C-C'선 및 D-D'선을 따라 자른 단면도들을 나타낸다.

도 10을 참조하면, 본 예에 따른 반도체 메모리 장치(1000d)는 도 8의 상태에서 제 3 기판(300)과 제 3 층간절연막(310)의 위치가 뒤집혀진 구조와 유사한 구조를 가질 수 있다. 상기 제 3 기판(300)은 제 2 층간절연막(210)에 인접할 수 있다. 상기 제 3 기판(300) 내에는 관통 비아(TSV)가 위치할 수 있다. 상기 관통 비아(TSV)는 연결부재(350)에 의해 제 1 도전 패드(214)와 전기적으로 연결될 수 있다. 그 외의 구조는 도 8을 참조하여 설명한 바와 동일/유사할 수 있다.

도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개념도이다. 도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.

도 11 및 도 12를 참조하면, 본 예에 따른 반도체 메모리 장치(1000a)에서는 제 1 기판(100)이 셀 어레이 영역들(10)과 코어 영역들(20)을 포함할 수 있다. 상기 코어 영역들(20)은 대응하는 셀 어레이 영역들(10)에 각각 인접할 수 있다. 상기 코어 영역들(20)에는 제 1 트랜지스터들(TR1)이 배치될 수 있다. 도시하지는 않았지만, 상기 코어 영역들(20)에는 제 1 배선들이 배치될 수 있다. 상기 코어 영역들(20)에서 상기 제 1 트랜지스터들(TR1)과 상기 제 1 배선들은 서브 워드라인 드라이버들과 감지 증폭기들을 구성할 수 있다.

상기 제 1 기판(100) 상에는 제 2 기판(200)이 배치될 수 있다. 상기 제 1 층간절연막(106)과 상기 제 2 기판(200) 사이에는 접착 절연막(150)이 개재될 수 있다. 상기 제 2 기판(200)은 주변 회로 영역(30)을 포함할 수 있다. 상기 제 2 기판(200) 상에는 제 2 트랜지스터들(TR2), 제 2 배선들(312), 제 2 도전 패드(314) 및 제 2 층간절연막(210)이 배치될 수 있다. 상기 주변 회로 영역(30)에서 상기 제 2 트랜지스터들(TR2)과 상기 제 2 배선들(312)은 로우 디코더들(32) 및 컬럼 디코더들(34)을 구성할 수 있다. 상기 제 2 도전 패드(314)는 입출력 패드에 대응될 수 있다.

상기 코어 영역들(20)에서 상기 제 1 기판(100) 상에는 제 4 콘택 플러그들(MC4)이 배치될 수 있다. 상기 제 4 콘택 플러그(MC4)은 상기 코어 영역들(20)에 배치되는 상기 제 1 트랜지스터들(TR1)과 상기 주변 회로 영역(30)에 배치되는 상기 제 2 배선들(312)을 전기적으로 연결시킬 수 있다. 그 외의 구조는 도 2 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.

도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개념도이다. 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.

도 13 및 도 14를 참조하면, 본 예에 따른 반도체 메모리 장치(1000f)에서는 제 2 기판(200)이 코어 영역들(20)과 주변회로 영역(30)을 포함할 수 있다. 제 1 기판(100)에는 셀 어레이 영역들(10)만 배치될 수 있다. 상기 코어 영역들(20)에서 상기 제 2 기판(200) 상에는 제 1 트랜지스터들(TR1)과 제 1 배선들(212)이 배치될 수 있다. 상기 주변회로 영역(30)에서 상기 제 2 기판(200) 상에는 제 2 트랜지스터들(TR2), 제 2 배선들(312) 및 제 2 도전 패드(314)가 배치될 수 있다. 상기 제 2 기판(200)은 제 2 층간절연막(210)으로 덮일 수 있다. 상기 제 1 기판(100) 상에 배치되는 비트라인들(BL)의 단부는 제 1 콘택 플러그(MC1)에 의해 상기 코어 영역(20)의 제 1 배선들(212) 중 일부에 전기적으로 연결될 수 있다. 상기 제 1 기판(100) 내에 배치되는 워드라인들(WL)의 단부는 제 2 콘택 플러그(MC2)에 의해 상기 코어 영역(20)의 제 1 배선들(212) 중 다른 일부에 전기적으로 연결될 수 있다. 그 외의 구조는 도 2 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.

이상으로 반도체 메모리 장치에 있어서 셀 어레이 영역들, 코어 영역들 및 주변회로 영역의 배치에 관해 설명하였다. 도 2, 도 11 및 도 13에서 기판들(100, 200, 300)의 상하 위치관계는 반대일 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

1. 셀 어레이 영역을 가지는 제 1 기판;
   상기 제 1 기판을 덮는 제 1 층간절연막;
   상기 제 1 층간절연막 상에 배치되며 상기 셀 어레이 영역과 전기적으로 연결되는 코어 영역을 가지는 제 2 기판;
   상기 제 1 층간절연막과 상기 제 2 기판 사이에 개재되는 제 1 접착 절연막; 및
   상기 제 2 기판, 상기 제 1 접착 절연막 및 상기 제 1 층간절연막을 관통하여 상기 셀 어레이 영역과 상기 코어 영역을 전기적으로 연결시키는 콘택 플러그들을 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서,
   상기 셀 어레이 영역에 배치되며 서로 평행한 워드라인들;
   상기 셀 어레이 영역에 배치되며 상기 워드라인들과 교차하되 서로 평행한 비트라인들;
   상기 코어 영역에 배치되며 상기 워드라인들에 전기적 신호를 인가하는 워드라인 드라이버; 및
   상기 코어 영역에 배치되며 상기 비트라인들에 전기적 신호를 인가하는 감지 증폭기를 더 포함하되,
   상기 콘택 플러그들은:
   상기 감지 증폭기와 상기 비트라인들의 단부들을 연결하는 제 1 콘택 플러그들; 및
   상기 워드라인 드라이버와 상기 워드라인들의 단부들을 연결하는 제 2 콘택 플러그들을 포함하는 반도체 메모리 장치.
3. 제 2 항에 있어서,
   상기 제 1 콘택 플러그들의 하부면들의 높이는 상기 제 2 콘택 플러그들의 하부면의 높이와 다른 반도체 메모리 장치.
4. 제 2 항에 있어서,
   상기 워드라인들은 상기 제 1 기판 내에 매립되어 있고,
   상기 비트라인들은 상기 제 1 기판 상에 배치되는 반도체 메모리 장치.
5. 제 1 항에 있어서,
   상기 제 2 기판은 상기 제 1 접착 절연막과 직접 접하는 반도체 메모리 장치.
6. 제 1 항에 있어서,
   상기 제 2 기판은 상기 코어 영역과 전기적으로 연결되는 주변회로 영역을 더 포함하는 반도체 메모리 장치.
7. 제 1 항에 있어서,
   상기 제 2 기판 상에 배치되며 상기 코어 영역과 전기적으로 연결되는 주변회로 영역을 가지는 제 3 기판을 더 포함하는 반도체 메모리 장치.
8. 제 7 항에 있어서,
   상기 제 2 기판에 배치되는 제 1 트랜지스터들; 및
   상기 제 3 기판에 배치되는 제 2 트랜지스터들을 더 포함하되,
   상기 제 1 트랜지스터들은 저전압 트랜지스터이고,
   상기 제 2 트랜지스터들은 고전압 트랜지스터인 반도체 메모리 장치.
9. 제 8 항에 있어서,
   상기 제 2 기판에서 상기 제 1 트랜지스터들의 밀도는 상기 제 3 기판에서 상기 제 2 트랜지스터들의 밀도보다 높은 반도체 메모리 장치.
10. 제 7 항에 있어서,
    상기 제 2 기판에 배치되는 제 1 트랜지스터들; 및
    상기 제 3 기판에 배치되는 제 2 트랜지스터들을 더 포함하되,
    상기 제 1 트랜지스터들은 제 1 게이트 절연막들을 포함하고,
    상기 제 2 트랜지스터들은 제 2 게이트 절연막들을 포함하며,
    상기 제 1 게이트 절연막들은 상기 제 2 게이트 절연막들보다 얇은 반도체 메모리 장치.
11. 제 7 항에 있어서,
    상기 제 2 기판을 덮는 제 2 층간절연막; 및
    상기 제 3 기판을 덮는 제 3 층간절연막을 더 포함하되,
    상기 제 2 층간절연막은 상기 제 3 층간절연막과 접하는 반도체 메모리 장치.
12. 제 11 항에 있어서,
    상기 제 2 층간절연막 내에 배치되는 제 1 배선;
    상기 제 3 층간절연막 내에 배치되는 제 2 배선; 및
    상기 제 3 기판, 상기 제 3 층간절연막 및 상기 제 2 층간절연막의 일부를 관통하며 상기 제 1 배선 및 상기 제 2 배선과 동시에 접하는 도전 구조체를 더 포함하는 반도체 메모리 장치.
13. 제 7 항에 있어서,
    상기 제 2 기판을 덮는 제 2 층간절연막;
    상기 제 2 층간절연막과 상기 제 3 기판 사이에 개재되는 제 2 접착 절연막; 및
    상기 제 3 기판, 상기 제 2 접착 절연막 및 상기 제 2 층간절연막의 일부를 관통하여 상기 주변회로 영역과 상기 코어 영역을 전기적으로 연결시키는 상부 콘택플러그를 더 포함하는 반도체 메모리 장치.
14. 셀 어레이 영역을 가지는 제 1 기판;
    상기 제 1 기판 상에 배치되며 상기 셀 어레이 영역과 전기적으로 연결되는 코어 영역을 포함하는 제 2 기판; 및
    상기 제 2 기판 상에 배치되며 상기 코어 영역과 전기적으로 연결되는 주변회로 영역을 포함하는 제 3 기판을 포함하는 반도체 장치.
15. 제 14 항에 있어서,
    상기 제 2 기판에 배치되는 제 1 트랜지스터들; 및
    상기 제 3 기판에 배치되는 제 2 트랜지스터들을 더 포함하되,
    상기 제 1 트랜지스터들은 제 1 게이트 절연막들을 포함하고,
    상기 제 2 트랜지스터들은 제 2 게이트 절연막들을 포함하며,
    상기 제 1 게이트 절연막들은 상기 제 2 게이트 절연막들보다 얇은 반도체 메모리 장치.
16. 셀 어레이 영역을 가지는 제 1 기판;
    상기 제 1 기판을 덮는 제 1 층간절연막;
    상기 제 1 층간절연막 상에 배치되며 상기 셀 어레이 영역과 전기적으로 연결되는 로직 영역을 가지는 제 2 기판;
    상기 제 1 층간절연막과 상기 제 2 기판 사이에 개재되는 제 1 접착 절연막; 및
    상기 제 2 기판, 상기 제 1 접착 절연막 및 상기 제 1 층간절연막을 관통하여 상기 셀 어레이 영역과 상기 로직 영역을 전기적으로 연결시키는 콘택 플러그들을 포함하는 반도체 메모리 장치.
17. 칩 영역들과 스크라이브 레인 영역을 가지는 제 1 웨이퍼를 제조하는 단계;
    제 2 웨이퍼를 준비하는 단계;
    상기 제 1 웨이퍼 상에 제 1 예비 접착 절연막을 형성하는 단계;
    상기 제 2 웨이퍼 상에 제 2 예비 접착 절연막을 형성하는 단계;
    상기 제 1 예비 접착 절연막과 상기 제 2 접착 절연막이 접하도록 상기 제 1 웨이퍼 상에 상기 제 2 웨이퍼를 올려놓는 단계;
    상기 제 1 예비 접착 절연막과 상기 제 2 예비 접착 절연막을 접착 절연막으로 바꾸는 단계; 및
    상기 제 2 웨이퍼 상에 제 1 트랜지스터들과 제 1 배선들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
18. 제 17 항에 있어서,
    상기 제 1 웨이퍼를 제조하는 단계는 상기 칩 영역들에 워드라인들과 비트라인들을 형성하고, 상기 스크라이브 레인 영역에 정렬키를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
19. 제 17 항에 있어서,
    상기 제 2 웨이퍼를 준비하는 단계는 반도체 단결정 기판 상에 반도체 에피택시얼층을 형성하는 단계를 포함하되,
    상기 반도체 단결정 기판과 상기 반도체 에피택시얼층은 제 1 불순물로 도핑되되,
    상기 반도체 단결정 기판에 도핑된 상기 제 1 불순물의 농도는 상기 반도체 에피택시얼층에 도핑된 상기 제 1 불순물의 농도와 다른 반도체 장치의 제조 방법.
20. 제 19 항에 있어서,
    상기 제 2 웨이퍼 상에 제 2 예비 접착 절연막을 형성하는 단계 전에,
    상기 반도체 에피택시얼층의 가장자리를 제거하여 상기 반도체 단결정 기판을 노출시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
    

Images