KR20100103992A - 반도체 장치 - Google Patents

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KR20100103992A
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이가영
류남규
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주식회사 하이닉스반도체
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Abstract

본 발명 플라즈마 유도 손상(Plasma Induced Damage, PID)에 기인하여 칩 내의 특정 지역에서 파워라인들이 파괴되어 단락되는 것을 원천적으로 방지하여 장치의 수율을 향상시킬 수 있는 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 복수 개의 메모리 뱅크와, 상기 메모리 뱅크 사이에 배치되어 상기 메모리 뱅크를 제어하는 주변회로와, 서로 다른 층에 각각 형성된 배선들을 포함하고, 각각의 배선들은 서로 비아 콘택을 통해 연결되어 상기 메모리 뱅크와 상기 주변회로로 전원전압을 공급하는 복수 개의 파워라인과, 상기 배선들 중 상기 메모리 뱅크의 주변영역에 플로팅 상태로 존재하는 최하부 배선을 활성영역과 연결시키는 더미 비아 콘택을 통해 상기 활성영역으로 방전시키는 방전경로를 구비하는 반도체 장치를 제공한다.
반도체 장치, PID, 파워라인, 파워 캡

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 배치 기술에 관한 것으로, 특히 플라즈마 유도 손상(Plasma Induced Damage, PID)에 기인하여 칩 내의 특정 지역에서 파워라인들이 파괴되는 것을 원천적으로 방지하여 장치의 수율을 향상시킬 수 있는 반도체 장치에 관한 것이다.
반도체 장치의 고집적화와 고속화에 따라 작은 면적에 보다 많은 정보를 저장하기 위한 노력들이 여러 가지 방향에서 논의되어 왔다. 특히, 설계 측면에서 회로의 배치, 그리고 새로운 개념의 회로 설계를 통해 고집적화와 고속화를 구현하여 왔다.
고집적화를 구현하기 위해 반도체 장치의 디자인 룰(Design rule)이 점점 작아짐에 따라 웨이퍼에 형성되는 구조물들(패턴) 간의 간격은 계속해서 감소하게 되었고, 이로 인해 종횡비(aspect ratio)는 점점 증가하게 되었다. 이에 따라 기존에 반도체 장치를 제조하는 과정에서 발생되지 않았거나 고려되지 않았던 문제들이 나 타나게 되었다.
그중 하나가 제조공정에서 플라즈마를 사용하는 공정(이하, 플라즈마 공정이라 함)을 들 수 있다. 플라즈마 공정은 다양한 재료층을 증착 또는 식각하는데 주로 사용되고 있다. 이때 사용되는 플라즈마에 의해 구조물들이 손상되어 소자의 특성을 저하시키는 원인이 되고 있다. 이러한 플라즈마에 의한 손상은 플라즈마로 형성되는 이온 및 초자외선 복사 등과 같은 많은 원인에 의해 영향을 받는 것으로 알려져 있다. 특히 이온에 의한 웨이퍼의 대전(charging)이 주된 원인으로 알려져 있다.
도 1은 종래기술에 따른 반도체 장치의 칩 내의 어레이 구조를 도시한 평면도로서, 일례로 8개의 메모리 뱅크를 구비한 반도체 메모리 장치의 칩 내의 어레이 구조를 간략하게 도시하였다. 도 2는 도 1에 도시된 'BANK0', 'BANK1'를 도시한 평면도이다. 도 3은 도 2에 도시된 'BANK0'와, 그 주변영역을 간략하게 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 종래기술에 따른 반도체 장치는 칩의 중앙부를 중심으로 좌우상하(X, Y축방향) 대칭적으로 총 8개의 메모리 뱅크(BANK0~BANK7)가 배치되어 있으며, 각각의 메모리 뱅크들 사이에는 메모리 뱅크 내의 워드라인을 선택하기 위한 다양한 주변회로(PERI)가 배치되어 있다. 또한, 메모리 뱅크들(BANK0~BANK7)과 주변회로(PERI) 내에 전원을 공급하기 위한 파워라인들(M1_0~M1_n, M2_0~M2_m)(여기서, n, m은 자연수)이 메쉬 형태(mesh type)로 배치되어 있다.
파워라인들(M1_0~M1_n, M2_0~M2_m)은 X축방향(칩의 좌측(L)에서 우측(R))으로 신장되도록 배치된 복수 개의 파워라인(M1_0~M1_n)과, Y축방향(칩의 상부측(T)에서 하부측(B))으로 신장되도록 배치된 복수 개의 파워라인(M2_0~M2_m)으로 이루어진다. 이들은 금속배선으로서, 단면도 상에서는 서로 다른 층에 형성된다. 예컨대, 파워라인들(M1_0~M1_n)은 하부배선에 해당하고, 파워라인들(M2_0~M2_m)은 상부배선에 해당한다.
하부배선에 해당하는 파워라인들(M1_0~M1_n)은 비트라인으로 사용되는 금속배선들(M0) 상에 형성된다. 파워라인들(M1_0~M1_n)과 상부배선에 해당하는 파워라인들(M2_0~M2_m)은 비아 콘택(M2C)을 통해 상호 전기적으로 연결된다. 파워라인들(M1_0~M1_n) 중 일부는 형성되는 위치에 따라 직접 기판(100)의 활성영역(101)과 연결되거나, 비아 콘택(M2C)을 통해 상부배선인 파워라인들(M2_0~M2_m)을 경유하여 활성영역(101)과 연결된다. 예를 들어, 도 3과 같이 칩의 좌측 가장자리영역(Le)에서는 활성영역(101)으로 전원전압을 공급할 필요가 없기 때문에 이 영역(Le)에 형성되는 파워라인들은 활성영역(101)과 직접 연결되지 못하고 플로팅 상태로 존재하게 된다.
이와 같이, 칩 내에서 형성되는 위치에 따라 활성영역(101), 구체적으로는 활성영역 내에 형성된 접합영역과 직접 연결되지 못하고 플로팅(floating) 상태로 잔류되는 파워라인들(M1_0~M1_n)이 다수 존재한다. 이러한 플로팅 상태의 파워라인들은 그 설계에 따라 존재하는 위치가 달라질 수는 있으나, 대부분 좌측 가장자리영역(Le)과 칩의 중앙부(C), 그리고 우측 가장자리영역(Re)에 존재한다. 또한, 메 모리 뱅크들(BANK0~BANK7) 사이의 주변회로(PERI)에도 존재할 수도 있다. 또한, 파워라인들의 신장된 방향에 따라 칩의 상하측 가장자리영역(Te, Be)에도 존재할 수 있다.
이에 따라, 파워라인들(M1_0~M1_n) 제조공정시 사용되는 플라즈마 이온들이 파워라인들(M1_0~M1_n)에 대전되는 경우 이들 이온들이 직접 활성영역(101)을 통해 기판(100)으로 빠져나가지 못하고 비아 콘택(M2C)을 통해 상부배선인 파워라인들(M2_0~M2_m)을 경유하여 활성영역(101)으로 방전되게 된다. 이 경우 비아 콘택(M2C)과 파워라인들(M2_0~M2_m)의 저항에 의해 대전된 이온들이 제대로 방전되지 못하여 파워라인들(M1_0~M1_n)의 취약지역인 주변회로(PERI) 영역에서 파워라인이 파괴되어 주변에 다른 파워라인들과 또는 시그널라인과 단락되는 현상이 발생하게 된다. 이러한 현상은 PID에 기인한 것으로서, 이러한 PID에 의한 파워라인들 간 또는 파워라인들과 시그널라인들 간의 단락은 장치의 수율을 저하시키는 원인이 된다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, PID에 기인하여 칩 내의 특정 지역에서 파워라인들이 파괴되는 것을 원천적으로 방지하여 장치의 수율을 향상시킬 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 복수 개의 메모리 뱅크와, 상기 메모리 뱅크 사이에 배치되어 상기 메모리 뱅크를 제어하는 주변회로와, 서로 다른 층에 각각 형성된 배선들을 포함하고, 각각의 배선들은 서로 비아 콘택을 통해 연결되어 상기 메모리 뱅크와 상기 주변회로로 전원전압을 공급하는 복수 개의 파워라인과, 상기 배선들 중 상기 메모리 뱅크의 주변영역에 플로팅 상태로 존재하는 최하부 배선을 활성영역과 연결시키는 더미 비아 콘택을 통해 상기 활성영역으로 방전시키는 방전경로를 구비하는 반도체 장치를 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 파워라인으로 기능하는 배선들 중 활성영역과 직접 연결되지 못하고 플로팅 상태로 존재하는 배선들을 활성영역과 직접 연결시켜 제조공정시 대전된 플라즈마 이온들을 방전시킴으로써 PID에 기인하여 칩 내의 특정 지역에서 파워라인들이 파괴되는 것을 원천적으로 방지하여 장치의 수율을 향상시킬 수 있다.
둘째, 본 발명에 의하면, 전원전압의 공급을 더욱 원활하게 하기 위하여 방전경로를 파워 캡으로 구성함으로써 전원전압의 변동값을 보상하여 소자의 동작을 안정화시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도면에 있어서, 층(막, 영역)들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어 도시되었으며, 층이 다른 층 또는 기판(활성영역) '상(상부)'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층을 나타낸다.
명세서 기재에 있어서, '메모리 뱅크의 주변영역'이라고 기재된 경우에는 메모리 뱅크의 가장자리영역은 물론 메모리 뱅크의 가장자리영역과 일정 간격으로 이격되어 인접하게 형성된 영역을 포함하는 것으로 해석되어야 하며, 이때, 메모리 뱅크의 가장자리영역과 인접하게 형성된 영역은 칩의 가장자리영역(Te, Be, Le, Re), 중앙부 및 메모리 뱅크 사이의 주변회로영역을 포함한다. 또한, '메모리 뱅크의 주변영역'은 플로팅 상태로 존재하는 파워라인의 종단부가 형성되는 영역을 포함할 수 있다.
실시예
도 4는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위하여 도시한 평면도로서, 도 2와 대응되도록 도 1에 도시된 'BANK0', 'BANK1'을 확대하여 도시한 평면도이고, 도 5는 도 4에 도시된 'BANK0'와, 그 주변영역을 간략하게 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 도 1에서와 같이 복수 개의 메모리 뱅크(BANK0~BANK7)와, 메모리 뱅크들(BANK0~BANK7) 사이에 배치되어 메모리 뱅크들(BANK0~BANK7)의 동작을 제어하는 주변회로(PERI)를 구비한다.
또한, 본 발명의 실시예에 따른 반도체 장치는 메모리 뱅크들(BANK0~BANK7)과 주변회로(PERI) 내에 각각 전원전압을 공급하기 위하여 메쉬 형태로 배치된 파워라인들(M1_0~M1_n, M2_0~M2_m)을 구비한다. 파워라인들(M1_0~M1_n, M2_0~M2_m)은 글로벌 라인으로서, 서로 다른 층에 각각 형성된 배선들(M0~M3)로 이루어지고, 각각의 배선들(M0~M2)은 서로 비아 콘택(MC1, MC2)을 통해 연결되며, 최하부 배선(M0)을 제외한 서로 다른 층에 형성된 배선들(M1, M2)은 서로 직교하도록 배치된다.
또한, 본 발명의 실시예에 따른 반도체 장치는 배선들(M0~M2) 중 메모리 뱅크들(BANK0~BANK7)의 주변영역에 형성된 최하부 배선(M0)을 활성영역(101)과 연결시키는 더미 비아 콘택(DC)을 구비하는 방전경로(103)를 구비한다. 또한, 방전경로(103)는 더미 비아 콘택(DC)과 활성영역(101)을 연결하는 접합영역(112)을 더 포함한다.
또한, 도 6에 도시된 바와 같이, 또 다른 예에 따른 방전경로(203)는 파워라인들(M1_0~M1_n, M2_0~M2_m)을 통해 공급되는 전원전압을 저장한 후 여러 가지 원인에 의한 전원전압 변동시 변동값을 보상하는 파워 캡(power cap)으로 구성할 수도 있다. 파워 캡은 활성영역(101) 내에 형성되어 더미 비아 콘택(DC)과 연결된 접합영역(112)과, 접합영역(112) 사이의 기판(101) 상에 형성된 게이트 전극(108)을 구비한다.
파워 캡은 도 6에 도시된 바와 같이, 파워라인을 통해 공급되는 전원전압을 임시 저장하기 위하여 캐패시터로 이루어지며, 캐패시터의 제1 전극은 게이트 전극(108)이 되고, 제2 전극은 접합영역(112)이 된다. 접합영역(112)은 더미 비아 콘택(DC)을 통해 최하부 배선(M0)과 연결되고, 이들은 최하부 배선(M0)을 통해 상호 연결된다. 이러한 파워 캡은 각 파워라인마다 적어도 하나씩 각 파워라인의 종단에 설치될 수 있다.
접합영역(112)은 활성영역(101) 내에 형성되는 웰 영역보다 높은 도핑농도로 형성되는 영역으로서, 도 5에서는 픽-업(pick-up) 영역과 동일 도핑농도로 형성되고, 도 6에서는 소오스 및 드레인 영역과 동일 도핑농도로 형성될 수 있다. 접합영 역(112)의 도전형은 파워라인으로 인가되는 전압에 따라 N형 또는 P형으로 형성될 수 있다.
이하, 본 발명의 실시예에 따른 반도체 장치의 제조방법에 대해 설명하기로 한다.
도 7a 내지 도 7d는 도 6에 도시된 반도체 장치의 제조방법을 도시한 공정 단면도이다.
도 7a에 도시된 바와 같이, 기판(100)을 준비한다. 기판(100)은 반도체 기판으로서 가격이 비교적 저렴한 벌크기판을 사용하거나, 벌크기판에 비해 상대적으로 고가지만 전기적 특성이 우수한 SOI(Silicon On Insulator) 기판을 사용할 수도 있다.
기판(100) 내에 웰 영역을 형성한 후 STI(Shallow Trench Isolation) 공정 또는 LOCOS(LOCal Oxidation of Silicon) 공정을 실시하여 소자 분리막(102)을 형성한다. 소자 분리막(102)이 형성된 후 기판(100)은 활성영역(101)과 비활성영역으로 정의된다.
소자 분리막(102)을 형성한 후, 메모리 뱅크(BANK0) 및 주변회로(PERI)에 게이트 전극(108)을 형성한다. 이때, 칩의 좌측 가장자리영역(Le)에도 게이트 전극(108)을 형성한다. 게이트 전극(108)은 게이트 절연막(104)과 게이트 도전막(106)으로 형성한다.
게이트 전극(108)을 형성한 후, 게이트 전극(108)의 양측벽에 스페이서(110)를 형성한다. 이때, 스페이서(110)는 산화막, 질화막 또는 이들의 적층막으로 형성 할 수 있다.
스페이서(110)를 형성한 후, 이온주입공정을 실시하여 스페이서(110)의 양측으로 노출되는 활성영역(101) 내에 일정 깊이를 갖는 접합영역(112)을 형성한다. 이때, 접합영역(112)은 소오스 및 드레인 영역으로서, 소자의 특성에 따라 뱅크 내에 형성되는 셀과 마찬가지로 LDD(Lightly Doped Drain) 영역과 할로(halo) 영역을 포함할 수 있다.
도 7b에 도시된 바와 같이, 게이트 전극(108)을 포함하는 기판(100) 상에 층간절연막(Inter Layer Dielectric, ILD)을 형성한다. 이때, 층간절연막(ILD)은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), FSG(Fluorinated Silicate Glass), HDP(High Density Plasma), TEOS(Tetra Ethyle Ortho Silicate)로 형성한다.
층간절연막(ILD)을 형성한 후, 식각공정을 실시하여 층간절연막(ILD) 내부에 콘택홀(미도시)을 형성한 후, 콘택홀이 매립되도록 메모리 뱅크(BANK0) 및 주변회로(PERI) 영역에 각각 비아 콘택(M0C)을 형성한다. 이때, 칩의 좌측 가장자리영역(Le)에도 더미 비아 콘택(DC)을 형성한다. 더미 비아 콘택(DC)을 포함하는 비아 콘택(M0C)은 제조공정의 단순화를 위해 한번의 마스크 공정으로 동시에 형성하는 것이 바람직하다. 또한, 더미 비아 콘택(DC)은 다결정실리콘막 또는 금속물질로 형성할 수 있다.
비아 콘택(M0C)을 형성한 후, 층간절연막(ILD) 상에 금속물질을 이용하여 최하부 배선(MO)을 형성한다. 최하부 배선(M0)은 비아 콘택(M0C)과 더미 비아 콘 택(DC)과 각각 수직 연결된다. 이러한 최하부 배선(M0) 중 일부는 비트라인으로 기능한다.
도 7c에 도시된 바와 같이, 최하부 배선(MO)을 포함하는 기판(100) 상에 금속간절연막(Inter Metal Dielectric, IMD1)(이하, 제1 금속간절연막이라 함)을 형성한다. 제1 금속간절연막(IMD1)은 층간절연막(ILD)과 동일한 물질로 형성할 수 있다.
제1 금속간 절연막(IMD1)을 형성한 후, 식각하여 그 내부에 최하부 배선(M0)이 노출되는 콘택홀(미도시)을 형성한 다음, 콘택홀이 매립되도록 비아 콘택(M1C)을 형성한다.
비아 콘택(M1C)을 형성한 후, 제1 금속간 절연막(IMD1) 상에 비아 콘택(M1C)과 수직 연결되는 배선(M1)을 형성한다. 배선(M1)은 파워라인들(M1_0~M1_n)로 기능한다.
도 7d에 도시된 바와 같이, 배선(M1)을 포함하는 기판(100) 상에 금속간절연막(IMD2)(이하, 제2 금속간절연막이라 함)을 형성한 후 배선(M1)과 연결되는 비아 콘택(M2C)을 형성한다.
비아 콘택(M2C)을 형성한 후, 제2 금속간 절연막(IMD2) 상에 비아 콘택(M2C)과 수직 연결되는 배선(M2)을 형성한다. 배선(M2)은 파워라인들(M2_0~M2_m)로서, 배선(M1)과 수직한 방향으로 직교하도록 형성되어 배선(M1)과 함께 메쉬 형태로 배치된다.
도 7b 내지 도 7d에서, 배선들(M0, M1, M2)은 잘 알려진 바와 같이 금속배선 공정으로 실시한다. 금속배선공정은 플라즈마 장비를 이용하여 실시한다. 금속배선 공정은 증착공정과 식각공정을 포함하며, 증착공정은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 진행하고, 식각공정은 플라즈마 식각공정으로 진행한다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치의 칩 내의 어레이 구조를 도시한 평면도.
도 2는 도 2는 도 1에 도시된 'BANK0', 'BANK1'를 도시한 평면도.
도 3은 도 2에 도시된 'BANK0'와, 그 주변영역을 간략하게 도시한 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치를 도시한 평면도.
도 5는 도 4에 도시된 'BANK0'와, 그 주변영역을 간략하게 도시한 단면도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 또 다른 예를 도시한 단면도.
도 7a 내지 도 7d는 도 6에 도시된 반도체 장치의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판
101 : 활성영역
103, 203 : 방전경로
102 : 소자 분리막
104 : 게이트 절연막
106 : 게이트 도전막
108 : 게이트 전극
110 : 스페이서
112 : 접합영역

Claims (4)

  1. 복수 개의 메모리 뱅크;
    상기 메모리 뱅크 사이에 배치되어 상기 메모리 뱅크를 제어하는 주변회로;
    서로 다른 층에 각각 형성된 배선들을 포함하고, 각각의 배선들은 서로 비아 콘택을 통해 연결되어 상기 메모리 뱅크와 상기 주변회로로 전원전압을 공급하는 복수 개의 파워라인; 및
    상기 배선들 중 상기 메모리 뱅크의 주변영역에 플로팅 상태로 존재하는 최하부 배선을 활성영역과 연결시키는 더미 비아 콘택을 통해 상기 활성영역으로 방전시키는 방전경로
    를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 방전경로는,
    상기 활성영역 내에 형성되어 상기 더미 비아 콘택과 연결된 접합영역을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 방전경로는,
    상기 활성영역 내에 형성되어 상기 더미 비아 콘택과 연결된 접합영역; 및
    상기 접합영역 사이의 상기 기판 상에 형성된 게이트 전극
    을 구비하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 방전경로는 상기 파워라인들마다 하나씩 종단부에 설치되는 반도체 장치.
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* Cited by examiner, † Cited by third party
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US10032780B2 (en) 2015-07-02 2018-07-24 Samsung Electronics Co., Ltd. Semiconductor device including dummy metal

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