KR20240088441A - 직접회로 소자 - Google Patents
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Abstract
본 발명의 기술적 사상은, 소자 분리막에 의해 정의된 활성 영역을 가지는 기판; 상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인; 상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인; 상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택; 상기 다이렉트 컨택의 하부에 배치되고, 상기 다이렉트 컨택과 상기 활성 영역을 연결한는 도핑 컨택; 상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 큰 수평 폭을 가지는 셀 패드; 상기 셀 패드의 일 측벽을 파고들어 형성되는 베리드 컨택; 및 상기 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드;를 포함하고, 상기 도핑 컨택은 제1 도핑 컨택 및 제2 도핑 컨택을 포함하고, 상기 제1 도핑 컨택의 상기 수직 방향의 두께는 상기 제2 도핑 컨택의 상기 수직 방향의 두께보다 작은 것을 특징으로 하는 집적회로 소자를 제공할 수 있다.
Description
본 발명의 기술적 사상은 직접회로 소자에 대한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있다. 따라서, 전자기기에 사용되는 높은 집적도를 가지는 집적회로 소자가 요구되어, 집적회로 소자의 구성들에 대한 디자인 룰이 감소되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 다이렉트 컨택 및 활성 영역 간의 저항을 감소시킬 수 있는 직접회로 소자를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 소자 분리막에 의해 정의된 활성 영역을 가지는 기판; 상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인; 상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인; 상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택; 상기 다이렉트 컨택의 하부에 배치되고, 상기 다이렉트 컨택과 상기 활성 영역을 연결한는 도핑 컨택; 상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 큰 수평 폭을 가지는 셀 패드; 상기 셀 패드의 일 측벽을 파고들어 형성되는 베리드 컨택; 및 상기 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드;를 포함하고, 상기 도핑 컨택은 제1 도핑 컨택 및 제2 도핑 컨택을 포함하고, 상기 제1 도핑 컨택의 상기 수직 방향의 두께는 상기 제2 도핑 컨택의 상기 수직 방향의 두께보다 작은 것을 특징으로 하는 집적회로 소자를 제공할 수 있다.
또한, 상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 소자 분리막에 의해 정의된 활성 영역을 가지는 기판; 상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인; 상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인; 상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택; 상기 다이렉트 컨택의 측벽을 둘러싸는 절연 스페이서; 상기 다이렉트 컨택의 하부에 배치되고, 상기 다이렉트 컨택과 상기 활성 영역을 연결한는 도핑 컨택; 상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 큰 수평 폭을 가지는 셀 패드; 상기 셀 패드의 일 측벽을 파고들어 형성되는 베리드 컨택; 및 상기 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드;를 포함하고, 상기 도핑 컨택은 제1 도핑 컨택 및 상기 제1 도핑 컨택 상에 배치되는 제2 도핑 컨택을 포함하고, 상기 제1 도핑 컨택의 상기 수직 방향의 두께는 상기 제2 도핑 컨택의 상기 수직 방향의 두께보다 작고, 상기 절연 스페이서는 상기 소자 분리막을 파고들어 형성되는 제1 절연 스페이서 및 제2 절연 스페이서를 포함하고, 상기 제1 절연 스페이서는 상기 제2 절연 스페이서의 최하면을 덮고, 상기 셀 패드의 일 측벽과 접하고, 상기 제2 절연 스페이서는 상기 다이렉트 컨택 및 상기 제1 절연 스페이서 사이에 배치되는 것을 특징으로 하는 집적회로 소자를 제공할 수 있다.
소자 분리막에 의해 정의된 활성 영역을 가지는 기판; 상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인; 상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인; 상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택; 상기 다이렉트 컨택의 측벽을 둘러싸는 절연 스페이서; 상기 다이렉트 컨택의 하부에 배치되고, 상기 다이렉트 컨택과 상기 활성 영역을 연결한는 도핑 컨택; 상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 큰 수평 폭을 가지는 셀 패드; 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드; 상기 비트 라인 위에 배치되고, 상기 도전성 랜딩 패드와 전기적으로 연결되는 커패시터 구조물; 및 상기 셀 패드의 일 측벽을 파고들어, 상기 커패시터 구조물을 상기 활성 영역에 전기적으로 연결하는 상기 베리드 컨택;을 포함하고, 상기 활성 영역은 상기 제1 수평 방향 및 상기 제2 수평 방향에 대하여 사선 방향으로 연장되는 바 형상이고, 상기 절연 스페이서는 상기 소자 분리막을 파고들어 형성되는 제1 절연 스페이서 및 제2 절연 스페이서를 포함하고, 상기 제1 절연 스페이서는 상기 제2 절연 스페이서의 최하면을 덮고, 상기 셀 패드의 일 측벽과 접하고, 상기 제2 절연 스페이서는 상기 다이렉트 컨택 및 상기 제1 절연 스페이서 사이에 배치되고, 상기 도핑 컨택은 제1 도핑 컨택 및 제2 도핑 컨택을 포함하고, 상기 제1 도핑 컨택은 p형 불순물로 도핑되고, 상기 제2 도핑 컨택은 n형 불순물로 도핑되고, 상기 제1 도핑 컨택의 상기 p형 불순물의 농도는 상기 제2 도핑 컨택의 상기 n형 불순물의 농도보다 작고, 상기 제1 도핑 컨택의 상기 수직 방향의 두께는 상기 제2 도핑 컨택의 상기 수직 방향의 두께보다 작은 것을 특징으로 하는 집적회로 소자를 제공할 수 있다.
본 발명의 기술적 사상에 따르면, 다이렉트 컨택 및 활성 영역의 사이에 도핑 컨택을 형성함으로써, 다이렉트 컨택 및 활성 영역 간의 저항을 감소시키고, 활성 영역 내 누설 전류를 방지할 수 있는 직접회로 소자를 제공할 수 있다.
본 개시의 예시적인 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 않은 다른 효과들은 이하의 설명으로부터 본 개시의 예시적인 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 않은 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 주요 구성들을 나타내는 레이아웃 도면이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 3a는 도 2의 BX 부분의 확대도이며, 도 3b 및 도 3c는 본 발명의 기술적 사상의 예시적인 실시예에 따른 도핑 컨택의 구조를 나타내는 단면도이다.
도 4, 도 5, 도 6, 도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 예시적인 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 도면들이다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 예시적인 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 도면들이다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 3a는 도 2의 BX 부분의 확대도이며, 도 3b 및 도 3c는 본 발명의 기술적 사상의 예시적인 실시예에 따른 도핑 컨택의 구조를 나타내는 단면도이다.
도 4, 도 5, 도 6, 도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 예시적인 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 도면들이다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 예시적인 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 도면들이다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자(10)의 주요 구성들을 나타내는 레이아웃 도면이다.
도 1을 참조하면, 집적회로 소자(10)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치되는 복수의 활성 영역(ACT)을 포함할 수 있다.
복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 상에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
복수의 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다. 일부 실시예들에서, 복수의 비트 라인(BL) 중 상호 이웃한 2개의 비트 라인(BL) 사이에 복수의 베리드 컨택(BC)이 형성될 수 있다. 복수의 베리드 컨택(BC)은 각각 상호 이웃한 2개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다. 일부 실시예들에서, 복수의 베리드 컨택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다.
복수의 베리드 컨택(BC) 상에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 컨택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(미도시)을 복수의 활성 영역(ACT)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 복수의 베리드 컨택(BC)과 일부 오버랩되도록 배치될 수 있다. 이하에서 자세히 살펴보도록 한다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이다. 구체적으로, 도 2는 도 1의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도이고, 도 3a는 도 2의 BX 부분의 확대도이다.
도 2 및 도 3a을 함께 참조하면, 집적회로 소자(10)는 소자 분리막(112)에 의해 복수의 활성 영역(ACT)이 정의된 기판(101)을 포함할 수 있다.
기판(101)은 실리콘(Si)을 포함하는 웨이퍼일 수 있다. 또는, 기판(101)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 한편, 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 또한, 기판(101)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(101)에 형성된 제1 트렌치(T1) 내에 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 기판(101)에서 소자 분리막(112)에 의해 복수의 활성 영역(ACT)이 정의될 수 있다.
복수의 활성 영역(ACT)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 연장되는 바(bar) 형상으로 배치될 수 있다. 복수의 활성 영역(ACT) 각각의 상부에는 셀 패드(110)가 배치될 수 있다. 이에 대한 자세한 내용은 후술하도록 한다.
기판(101) 내에는 앞서 도 1에서 설명한 복수의 워드 라인(WL)이 매립되어 있을 수 있다. 기판(101) 상에는 버퍼층(122)이 형성될 수 있다. 버퍼층(122)은 추가 패드(110)의 상면 및 소자 분리막(112)의 상면을 덮을 수 있다. 버퍼층(122)은 기판(101) 상에 차례로 형성된 제1 실리콘 산화물, 실리콘 질화물, 및 제2 실리콘 산화물의 적층 구조로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
버퍼층(122) 상에는 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 제1 수평 방향(X 방향)으로 서로 이격될 수 있다. 복수의 활성 영역(ACT) 각각의 일부 영역 위에 다이렉트 컨택(DC)이 배치될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 컨택(DC)을 통해 활성 영역(ACT)에 연결될 수 있다. 다이렉트 컨택(DC)은 예를 들어, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 컨택(DC)은 도핑된 폴리실리콘으로 이루어질 수 있다.
복수의 비트 라인(BL)은 각각 기판(101) 상에 차례로 형성된 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134)을 포함할 수 있다. 복수의 비트 라인(BL) 각각의 상면은 절연 캡핑 패턴(136)으로 덮일 수 있다. 절연 캡핑 패턴(136)은 상부 도전층(134)의 위에 배치될 수 있다. 비트 라인(BL)의 하부 도전층(130)의 상면과 다이렉트 컨택(DC)의 상면은 동일 평면 상에 배치될 수 있다.
일부 실시예들에서, 하부 도전층(130)은 도핑된 폴리실리콘으로 이루어질 수 있다. 중간 도전층(132) 및 상부 도전층(134)은 각각 Ti, TiN, TiSiN, W, WN, WSi, WSiN, Ru, 또는 이들의 조합을 포함하는 막으로 이루어질 수 있다. 예를 들어, 중간 도전층(132)은 TiN 및/또는 TiSiN 막으로 이루어지고, 상부 도전층(134)은 Ti, TiN, W, WN, WSiN, Ru, 또는 이들의 조합을 포함하는 막으로 이루어질 수 있다. 절연 캡핑 패턴(136)은 실리콘 질화물로 이루어질 수 있다.
기판(101)의 일부 영역에서 활성 영역(ACT)에 복수의 리세스 공간(R1)이 형성될 수 있다. 복수의 리세스 공간(R1)은 복수의 컨택 플러그(150)로 채워질 수 있다. 복수의 컨택 플러그(150)는 각각 리세스 공간(R1)으로부터 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 복수의 컨택 플러그(150)는 각각 활성 영역(ACT)에 접할 수 있다. 복수의 컨택 플러그(150) 각각의 하단부는 기판(101) 내에 매립되도록 기판(101)의 상면보다 더 낮은 레벨에 배치될 수 있다. 복수의 컨택 플러그(150)는 전체가 금속이거나, 금속과 금속 실리사이드막이거나, 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 집적회로 소자(10)에서, 하나의 다이렉트 컨택(DC)과, 상기 하나의 다이렉트 컨택(DC)을 사이에 두고 서로 대면하는 한 쌍의 컨택 플러그(150)는 각각 복수의 활성 영역(ACT) 중 서로 다른 활성 영역(ACT)에 셀 패드(110)를 통하여 전기적으로 연결될 수 있다. 즉, 컨택 플러그(150)는 활성 영역(ACT)보다 수평 폭이 더 큰 추가 패드(110)와 접촉면을 형성하며, 직접 연결될 수 있다.
복수의 비트 라인(BL) 중에서 선택되고 서로 인접한 한 쌍의 비트 라인(BL) 사이에서 복수의 컨택 플러그(150)가 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다. 제2 수평 방향(Y 방향)을 따라 일렬로 배열된 복수의 컨택 플러그(150) 각각의 사이에는 절연 펜스(미도시)가 배치될 수 있다. 복수의 컨택 플러그(150)는 상기 절연 펜스에 의해 상호 절연될 수 있다. 예를 들어, 상기 절연 펜스는 실리콘 질화물로 이루어질 수 있다. 상기 절연 펜스는 기판(101) 상에서 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다.
복수의 컨택 플러그(150) 위에는 복수의 금속 실리사이드막(152) 및 복수의 랜딩 패드(LP)가 배치될 수 있다. 복수의 랜딩 패드(LP)는 각각 컨택 플러그(150) 위에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 랜딩 패드(LP)는 각각 금속 실리사이드막(152)을 통해 복수의 컨택 플러그(150)에 전기적으로 연결될 수 있다.
복수의 랜딩 패드(LP)는 각각 도전성 배리어막(154)과 금속막(156)을 포함할 수 있다. 일부 실시예들에서, 도전성 배리어막(154)은 Ti, TiN, 또는 이들의 조합으로 이루어지고, 금속막(156)은 텅스텐(W)으로 이루어질 수 있다. 복수의 랜딩 패드(LP)는 평면에서 보았을 때, 복수의 아일랜드 패턴 형상을 가질 수 있다. 일부 실시예들에서, 금속 실리사이드막(152)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 금속 실리사이드막(152)은 생략될 수도 있다.
컨택 플러그(150) 및 금속 실리사이드막(152)은 베리드 컨택(BC)을 구성할 수 있다. 기판(101) 상에 차례로 배치된 컨택 플러그(150), 금속 실리사이드막(152), 및 랜딩 패드(LP)는 제1 수평 방향(X 방향)으로 비트 라인(BL)에 인접한 위치에서, 추가 패드(110)를 통하여 활성 영역(ACT)에 전기적으로 연결되는 컨택 구조물을 구성할 수 있다.
복수의 비트 라인(BL)과 이들의 상면을 덮는 복수의 절연 캡핑 패턴(136) 각각의 양 측벽은 스페이서 구조물(SP)로 덮일 수 있다. 복수의 비트 라인(BL) 중에서 선택되는 하나의 비트 라인(BL)과, 상기 하나의 비트 라인(BL)에 인접한 위치에서 제2 수평 방향(Y 방향)을 따라 일렬로 배열되는 복수의 컨택 플러그(150)의 사이에는 하나의 스페이서 구조물(SP)이 개재될 수 있다. 복수의 스페이서 구조물(SP)은 각각 내측 스페이서(142), 중간 스페이서(146), 및 외측 스페이서(148)를 포함할 수 있다.
내측 스페이서(142)는 비트 라인(BL)의 측벽과 다이렉트 컨택(DC)의 측벽에 각각 접할 수 있다. 내측 스페이서(142)는 컨택 플러그(150)에 접하는 부분을 포함할 수 있다. 내측 스페이서(142)는 실리콘 질화물로 이루어질 수 있다.
중간 스페이서(146)는 제1 수평 방향(X 방향)에서 내측 스페이서(142)와 외측 스페이서(148)의 사이에 개재될 수 있다. 중간 스페이서(146)는 내측 스페이서(142)를 사이에 두고 비트 라인(BL)에 대면하는 측벽과, 외측 스페이서(148)를 사이에 두고 컨택 플러그(150), 금속 실리사이드막(152), 및 랜딩 패드(LP)에 대면하는 측벽을 가질 수 있다. 중간 스페이서(146)는 실리콘 산화물, 에어(air) 스페이서, 또는 이들의 조합으로 이루어질 수 있다.
외측 스페이서(148)는 컨택 플러그(150), 금속 실리사이드막(152), 및 랜딩 패드(LP) 각각의 측벽에 접할 수 있다. 외측 스페이서(148)는 중간 스페이서(146)를 사이에 두고 내측 스페이서(142)로부터 이격될 수 있다. 일부 실시예들에서, 외측 스페이서(148)는 실리콘 질화물로 이루어질 수 있다.
스페이서 구조물(SP)은 제2 수평 방향(Y 방향)을 따라 비트 라인(BL)과 평행하게 연장될 수 있다. 절연 캡핑 패턴(136) 및 스페이서 구조물(SP)은 비트 라인(BL)의 상면 및 양 측벽을 덮는 절연 구조물을 구성할 수 있다.
다이렉트 컨택(DC)과 컨택 플러그(150)와의 사이에 갭필 패턴(144)이 개재될 수 있다. 갭필 패턴(144)은 내측 스페이서(142)를 사이에 두고 다이렉트 컨택(DC)과 이격될 수 있다. 갭필 패턴(144)은 다이렉트 컨택(DC)의 측벽들을 덮으며 다이렉트 컨택(DC)을 포위할 수 있다. 갭필 패턴(144)은 내측 스페이서(142) 및 컨택 플러그(150)에 접할 수 있다. 일부 실시예들에서, 갭필 패턴(144)은 실리콘 질화물로 이루어질 수 있다. 내측 스페이서(142) 및 갭필 패턴(144)으로 이루어지는 구조물은 절연 패턴(IP)으로 칭해질 수 있다.
절연 스페이서(SPD)는 절연 패턴(IP)의 하단으로부터 연장될 수 있다. 절연 스페이서(SPD)는 다이렉트 컨택(DC) 및 셀 패드(110)의 사이에 개재될 수 있다. 절연 스페이서(SPD)는 다이렉트 컨택(DC)을 둘러싸도록 배치될 수 있다. 절연 스페이서(SPD)는 셀 패드(110)의 일 측벽과 접촉할 수 있다. 절연 스페이서(SPD)는 다이렉트 컨택(DC) 및 셀 패드(110)의 사이를 절연시킬 수 있다.
절연 스페이서(SPD)는 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)를 포함할 수 있다. 제1 절연 스페이서(SP1)는 제2 절연 스페이서(SP2)와 접할 수 있다. 제1 절연 스페이서(SP1)의 내측벽에 제2 절연 스페이서(SP2)가 배치될 수 있다. 제1 절연 스페이서(SP1)는 제2 절연 스페이서(SP2)의 최하면을 덮을 수 있다. 또한, 제1 절연 스페이서(SP1)는 셀 패드(110)의 일 측벽과 접할 수 있다. 제2 절연 스페이서(SPD)는 다이렉트 컨택(DC) 및 제1 절연 스페이서(SP1) 사이에 배치될 수 있다.
도핑 컨택(DPA)은 다이렉트 컨택(DC) 및 활성 영역(ACT)의 사이에 배치될 수 있다. 도핑 컨택(DPA)은 다이렉트 컨택(DC) 및 활성 영역(ACT)을 전기적으로 연결할 수 있다. 도핑 컨택(DPA)은 불순물이 도핑된 웰(welㅣ) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도핑 컨택(DPA)은 제1 도핑 컨택(DPA1) 및 제2 도핑 컨택(DPA2)를 포함할 수 있다. 제1 도핑 컨택(DPA1) 및 제2 도핑 컨택(DPA2)은 순차적으로 적층될 수 있다. 구체적으로, 제2 도핑 컨택(DPA2)은 상기 제1 도핑 컨택 상에 배치될 수 있다. 제1 도핑 컨택(DPA1) 및 제2 도핑 컨택(DPA2) 각각은 일 측벽의 적어도 일부분이 라운드진 형상일 수 있다. 제1 도핑 컨택(DPA1) 및 제2 도핑 컨택(DPA2)은 불순물이 도핑된 폴리실리콘 또는 금속을 포함할 수 있다. 예시적인 실시예들에서, 제1 도핑 컨택(DPA1)은 p형 불순물로 도핑되고, 제2 도핑 컨택(DPA2)은 n형 불순물로 도핑될 수 있다. 또한, 제1 도핑 컨택(DPA1)에 도핑된 p형 불순물의 농도는 상기 제2 도핑 컨택(DPA2)에 도핑된 n형 불순물의 농도보다 작을 수 있다.
제1 도핑 컨택(DPA1)은 활성 영역의 상면에 접할 수 있다. 제2 도핑 컨택(DPA2)은 다이렉트 컨택(DC) 및 제1 도핑 컨택(DPA) 사이에 배치될 수 있다. 제1 도핑 컨택(DPA)의 수직 방향(Z 방향)의 두께(T1)는 제2 도핑 컨택(DPA2)의 수직 방향(Z 방향)의 두께(T2)보다 작을 수 있다. 제1 도핑 컨택(DPA1)의 제1 수평 방향(X 방향)의 수평 폭은 제2 도핑 컨택(DPA2)의 제1 수평 방향(X 방향)의 수평 폭보다 작거나 같을 수 있다. 또한, 제1 도핑 컨택(DPA1) 및 제2 도핑 컨택(DPA2)의 제1 수평 방향(X 방향)의 수평 폭은 활성 영역의 제1 수평 방향(X 방향)의 수평 폭보다 클 수 있다.
제1 도핑 컨택(DPA1)의 측벽은 제1 절연 스페이서(SP1)의 측벽과 접하고, 제2 도핑 컨택(DPA2)의 측벽은 제1 절연 스페이서(SPD)의 측벽 및 제2 절연 스페이서(SPD)의 측벽과 접할 수 있다. 제1 도핑 컨택(DPA1)의 최하면(DPA1B)의 레벨은 제1 절연 스페이서(SP1)의 최하면(SP1B)의 레벨과 동일할 수 있다.
도시되지는 않았지만, 복수의 랜딩 패드(LP) 상에는 복수의 커패시터가 배치될 수 있다. 상기 복수의 커패시터는 복수의 하부 전극, 커패시터 유전막, 및 상부 전극을 포함할 수 있다. 상기 커패시터 유전막은 상기 복수의 하부 전극을 덮을 수 있다. 상기 상부 전극은 상기 커패시터 유전막을 덮으며, 상기 커패시터 유전막을 사이에 두고 상기 복수의 하부 전극에 대면할 수 있다.
구체적으로, 컨택 플러그(150)가 셀 패드(110)의 일 측벽을 파고들어 형성될 수 있다. 이에 따라, 셀 패드(110)에서 컨택 플러그(150)가 접촉하는 일 측벽의 적어도 일부분은 라운드진 형상이고, 셀 패드(110)에서 컨택 플러그(150)가 접촉하지 않는 타 측벽은 수직 형상일 수 있다. 또한, 앞서 설명한 바와 같이, 다이렉트 컨택(DC)의 양 측벽을 둘러싸도록 절연 패턴(IP)이 배치될 수 있고, 절연 패턴(IP)은 셀 패드(110)와 접촉할 수 있다.
셀 패드(110)는 제1 패드(110A), 제2 패드(110B) 및 제3 패드(110C)를 포함할 수 있다. 제1 패드(110A), 제2 패드(110B) 및 제3 패드(110C) 각각은 순차적으로 기판(101) 상에 적층될 수 있다. 제1 패드(110A)는 도핑된 폴리 실리콘을 포함할 수 있다. 제2 패드(110B)는 금속을 포함할 수 있다. 제3 패드들(110C)는 도전성 물질로 이루어진 금속을 포함할 수 있다. 여기서, 컨택 플러그(150)는 제3 패드(110C)와 실질적으로 동일한 물질인 금속을 포함할 수 있다. 일부 실시예들에서, 컨택 플러그(150)는 제3 패드(110C)와 직접 접촉할 수 있다. 일부 실시예들에서, 셀 패드(110)는 제1 패드(110A)와 제2 패드(110B)의 사이에 금속 실리사이드막(미도시)을 더 포함할 수 있다.
도 3b 및 도 3c는 본 발명의 기술적 사상의 예시적인 실시예에 따른 도핑 컨택의 구조를 나타내는 단면도이다. 구체적으로, 도 3b 및 도 3c는 도 3a와 다른 예시적인 실시예에 따른 BX의 확대도들(BXb, BXc)을 나타낸 다. 도 1 내지 도 3a를 참조하여 설명하고, 도 1 내지 도 3a의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다. 특히, 도 3a와의 차이점을 위주로 설명한다.
또한, 도 3b 및 도 3c에 있어서, 다이렉트 컨택(DC) 및 도핑 컨택(DPB, DPC)을 갖는 점을 제외하고, 도 2에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실실시예의 구성 요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 직접회로 소자(10)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
도 3b를 참조하면, 도핑 컨택(DPB)은 제1 도핑 컨택(DPB1) 및 제2 도핑 컨택(DPB2)을 포함할 수 있다. 제1 도핑 컨택(DPB1)의 제1 수평 방향(X 방향)의 수평 폭(WB1)은 제2 도핑 컨택(DPB2)의 제1 수평 방향(X 방향)의 수평 폭(WB2)과 동일할 수 있다. 제1 도핑 컨택(DPB1)의 제1 수평 방향(X 방향)의 수평 폭(WB1) 및 제2 도핑 컨택(DPB2)의 제1 수평 방향(X 방향)의 수평 폭(WB2) 각각은 활성 영역(ACT)의 제1 수평 방향(X 방향)의 수평 폭과 동일할 수 있다.
예시적인 실시예들에서, 제1 도핑 컨택(DPB1) 및 제2 도핑 컨택(DPB2)는 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)와 제1 수평 방향(X 방향)으로 이격되어 배치될 수 있다. 예시적인 실시예들에서, 제1 도핑 컨택(DPB1) 및 제2 도핑 컨택(DPB2)은 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)와 접하지않을 수 있다. 또한, 제1 도핑 컨택(DPB1) 및 제2 도핑 컨택(DPB2) 각각은 소자 분리막(112)과 접할 수 있다.
예시적인 실시예들에서, 제1 도핑 컨택(DPB1)의 최상면(DPB1T)의 레벨은 제1 절연 스페이서(SP1)의 최하면(SP1B)의 레벨보다 높을 수 있다. 예시적인 실시예들에서, 제2 도핑 컨택(DPB2)의 최상면(DPB2T)의 레벨은 제1 절연 스페이서(SP1)의 최하면(SP1B)의 레벨보다 낮을 수 있다.
도 3c를 참조하면, 도핑 컨택(DPC)은 제1 도핑 컨택(DPC1) 및 제2 도핑 컨택(DPC2)를 포함할 수 있다. 제1 도핑 컨택(DPC1)의 제1 수평 방향(X 방향)의 수평 폭(WC1)은 제2 도핑 컨택(DPC2)의 제1 수평 방향(X 방향)의 수평 폭(WC2)보다 작을 수 있다. 제1 도핑 컨택(DPC1)은 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)와 접하지 않을 수 있다. 제2 도핑 컨택(DPC2)은 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)와 접할 수 있다.
예시적인 실시예들에서, 제1 도핑 컨택(DPC1)의 최상면(DPC1T)의 레벨은 제1 절연 스페이서(SP1)의 최하면(SP1B)의 레벨과 동일할 수 있다. 예시적인 실시예들에서, 제2 도핑 컨택(DPC2)의 최상면(DPC2T)의 레벨은 제1 절연 스페이서(SP1)의 최하면(SP1B)의 레벨보다 높을 수 있다. 또한, 제2 도핑 컨택(SPC2)의 최상면(DPC2T)의 레벨은 셀 패드(110)의 최하면의 레벨보다 낮을 수 있다. 예시적인 실시예들에서, 제1 도핑 컨택(DPC1)은 소자 분리막(112)과 접할 수 있다. 제2 도핑 컨택(DPC2)의 하면의 일부는 소자 분리막(112)와 접할 수 있다. 또한, 제2 도핑 컨택(DPC2)의 하면의 다른 일부는 제1 도핑 컨택(DPC1)과 접할 수 있다.
도 4, 도 5, 도 6, 도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 1 내지 도 3a를 참조하여 설명하고, 도 1 내지 도 3a의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 기판(101) 상에 포토리소그래피 공정을 통해 마스크(미도시)를 형성하고, 마스크를 이용하여 제1 트렌치(T1)을 형성한다. 마스크는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 연장하는 바 형상을 복수 개로 포함할 수 있다. 이러한 마스크의 형상은 활성 영역(ACT)의 평면적인 형상에 대응할 수 있다. 마스크는 절연 물질로 구성될 수 있다. 예를 들어, 마스크는 SiN, SiO, SiON, SiOC, 및 금속 산화물이나 이의 조합으로 구성될 수 있다.
마스크의 형성 전, 기판(101)의 상면 상에 보호 절연막(미도시)이 형성될 수 있다. 보호 절연막은 외부의 이물질 등으로부터 기판(101) 또는 활성 영역(ACT)을 보호할 수 있다. 또한, 보호 절연막은 후속 공정에서 다른 계열의 물질막에 대한 식각 공정에서 식각 저지막으로 작용할 수 있다. 마스크는 보호 절연막 상에 형성되고, 제1 트렌치(T1)는 보호 절연막을 관통하는 형태로 기판(101)에 형성될 수 있다. 또한, 제1 트렌치(T1)의 폭이 상부와 하부에서 일정한 형태로 도시되어 있지만, 건식 식각 공정의 특정상, 제1 트렌치(T1)의 폭은 하부로 갈수록 좁아질 수 있다. 따라서, 제1 트렌치(T1)의 측벽은 수직이 아니고, 미세한 경사를 가지는 테이퍼진 형상일 수 있다.
여기서, 제1 트렌치(T1)를 절연 물질로 채워 소자 분리막(112)를 형성할 수 있다. 소자 분리막(112)은 제1 트렌치(T1)의 수평 폭에 따라 다른 구조를 가질 수 있다. 이 후 마스크를 건식 식각 공정 또는 습식 식각 공정으ㄹ 통하여 제거할 수 있다. 또한, 보호 절연막을 세정 공정 및/또는 식각 공정을 통해 제거할 수 있다. 이 후, 기판(101) 상에 셀 패드(110), 버퍼층(122) 및 하부 도전층(130)을 순차적으로 적층할 수 있다.
도 5를 참조하면, 하부 도전층(130) 상에 포토리소그래피 공정으로 마스크 패턴(MP)를 형성한다.
마스크 패턴(MP)은 애싱 및 스트립 공정을 통해 쉽게 제거될 수 있는 물질로 형성될 수 있다. 예를 들어, 마스크 패턴(MP)은 포토 레지스트로 형성되거나, 또는 SOH(Spin On Hard Mask)와 같은 카본 함량이 높은 물질로 형성될 수 있다. 마스크 패턴(MP)은 활성 영역(ACT)의 중심 부분에 대응하는 부분을 노출시키는 오픈 영역(미도시)을 포함할 수 있다. 오픈 영역을 통해 노출된 활성 영역(ACT)의 중심 부분은 다이렉트 컨택(DC, 도 2 참조)이 형성될 부분에 해당할 수 있다.
마스크 패턴(MP)을 식각 마스크로 이용하여, 오픈 영역을 통해 노출된 하부 도전층(130)과 그 하부의 기판(101), 소자 분리막(112), 게이트 유전막(116), 및 추가 패드(110) 각각의 일부분을 식각하여, 기판(101)의 활성 영역(ACT)을 노출시키는 다이렉트 컨택 홀(DCH)을 형성할 수 있다.
도 6을 참조하면, 다이렉트 컨택 홀(DCH)에 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)를 순차적으로 형성할 수 있다. 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)는 다이렉트 컨택 홀(DCH)을 따라 테이퍼진 형상일 수 있다.
도 7a 및 도 7b를 참조하면, 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)의 일부분을 식각하여 제1 홀(H1)을 형성할 수 있다. 제1 홀(H1)의 최하면의 레벨은 다이렉트 컨택 홀(도 6의 DCH)의 최하면의 레벨과 동일할 수 있다. 여기서, 활성 영역이 식각 공정에서 식각 저지막으로 작용할 수 있다. 제1 홀(H1)을 형성한 후, 제1 홀(H1) 내에 제1 도핑 컨택(DPA1) 및 제2 도핑 컨택(DPA2)을 형성할 수 있다. 상기 제1 도핑 컨택(DPA1) 및 제2 도핑 컨택(DPA2)은 에피텍셜 성장 공정을 이용하여 제1 홀(H1) 내에 형성될 수 있다. 제1 도핑 컨택(DPA1) 및 제2 도핑 컨택(DPA2)은 활성 영역(ACT) 상에 순차적으로 적층될 수 있다. 후속하는 집적회로 소자(10)의 제조 공정은 본 발명의 기술 분야에서 통상의 기술자에게 자명하므로, 여기서는 자세한 설명을 생략한다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 예시적인 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 도면들이다. 도 8a 및 도 8b는 도 4 내지 도 7a의 제조 방법 이 후 단계들을 나타낸다.
도 3b, 도 8a 및 도 8b를 참조하면, 제1 홀(H1)을 형성한 후, 제2 홀(H2)을 식각 공정을 통해 형성할 수 있다. 제2 홀(H2)은 활성 영역(ACT)의 일부를 식각하여 형성될 수 있다. 그 다음으로, 제2 홀(H2) 내에 제1 도핑 컨택(DPB1) 및 제2 도핑 컨택(DPB2)을 형성할 수 있다. 따라서, 제1 도핑 컨택(DPB1) 및 제2 도핑 컨택(DPB2)은 소자 분리막(112)의 사이에 개재될 수 있다.
예시적인 실시예들에서, 제1 도핑 컨택(DPB1) 및 제2 도핑 컨택(DPB2)은 에피텍셜 성장 공정을 이용하여 제2 홀(H2) 내에 형성될 수 있다. 제2 도핑 컨택(DPB2)의 상면은 제2 홀(H2)의 수직 방향(도 1의 Z 방향)의 레벨보다 높게 형성될 수 있다. 이 후, 후속하는 직접회로 소자(10)의 제조 공정을 통해 도 3b의 형상을 갖는 집적회로 소자(10)를 제조할 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 예시적인 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 도면들이다. 도 9a 및 도 9b는 도 4 내지 도 7a의 제조 방법 이 후 단계들을 나타낸다.
도 3c, 도 9a 및 도 9b를 참조하면, 제1 홀(H1)을 형성한 후, 제3 홀(H3)을 식각 공정을 통해 형성할 수 있다. 제3 홀(H3)은 활성 영역(ACT)의 일부를 식각하여 형성될 수 있다. 여기서, 제3 홀(H3)은 도 8a의 제2 홀(H2)보다 얕은 깊이로 식각될 수 있다. 제3 홀(H3)을 형성한 후, 제3 홀(H3) 내에 제1 도핑 컨택(DPC1) 을 형성할 수 있다. 제1 도핑 컨택(DPC1)은 제3 홀(H3)을 채우도록 형성될 수 있다. 즉, 형성된 제1 도핑 컨택(DPC1)의 최상면(DPC1T)의 레벨은 제1 절연 스페이서(SP1)의 최하면(SP1B)의 레벨이 동일할 수 있다. 제2 도핑 컨택(DPC2)은 제1 도핑 컨택(DPC1) 상에 형성될 수 있다.
예시적인 실시예들에서, 제1 도핑 컨택(DPC1) 및 제2 도핑 컨택(DPC2)은 에피텍셜 성장 공정을 이용하여 형성될 수 있다. 예시적인 실시예들에서, 제1 도핑 컨택(DPC1)은 소자 분리막(112)의 사이에 개재될 수 있으며, 제2 도핑 컨택(DPC2)은 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)로 둘러싸일 수 있다. 이 후, 후속하는 직접회로 소자(10)의 제조 공정을 통해 도 3c의 형상을 갖는 집적회로 소자(10)를 제조할 수 있다.
이와 같이, 본 발명의 직접회로 소자는 제1 도핑 컨택(DPA1, DPB1, DPC1) 및 제2 도핑 컨택(DPA2, DPB2, DPC3)을 다이렉트 컨택(DC) 및 활성 영역(ACT) 사이에 형성함으로써, 다이렉트 컨택(DC) 및 활성 영역(ACT) 간의 저항을 감소시킬 수 있다. 또한, 제2 도핑 컨택(DPA2, DPB2, DPC3)의 하부에 제1 도핑 컨택(DPA1, DPB1, DPC1)을 형성함으로써, 제2 도핑 컨택(DPA2, DPB2, DPC3)에서 활성 영역(ACT)으로 과도한 P원자의 확산을 방지할 수 있다. 이를 통해, 활성 영역(ACT)의 누설 전류를 방지할 수 있다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
도 10을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 스크린, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상에 따른 집적회로 소자들(10, 20, 30) 중 어느 하나를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 소자 분리막에 의해 정의된 활성 영역을 가지는 기판;
상기 활성 영역을 가로지르며, 상기 기판 내부에서 제1 수평 방향으로 연장되는 워드 라인;
상기 워드 라인 위에서, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 비트 라인;
상기 비트 라인을 상기 활성 영역에 전기적으로 연결하는 다이렉트 컨택;
상기 다이렉트 컨택의 하부에 배치되고, 상기 다이렉트 컨택과 상기 활성 영역을 연결한는 도핑 컨택;
상기 활성 영역의 상부에 배치되고, 상기 활성 영역보다 큰 수평 폭을 가지는 셀 패드;
상기 셀 패드의 일 측벽을 파고들어 형성되는 베리드 컨택; 및
상기 베리드 컨택 상에서 수직 방향으로 연장하고, 상기 제1 수평 방향에서 상기 비트 라인과 대면하는 도전성 랜딩 패드;를 포함하고,
상기 도핑 컨택은 제1 도핑 컨택 및 제2 도핑 컨택을 포함하고,
상기 제1 도핑 컨택의 상기 수직 방향의 두께는 상기 제2 도핑 컨택의 상기 수직 방향의 두께보다 작은 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 도핑 컨택은 상기 활성 영역의 상면에 접하고,
상기 제2 도핑 컨택은 상기 다이렉트 컨택 및 상기 제1 도핑 컨택 사이에 배치되는 것을 특징으로 하는 직접회로 소자. - 제1항에 있어서,
상기 제1 도핑 컨택의 상기 제1 수평 방향의 수평 폭은 상기 제2 도핑 컨택의 수평 방향의 수평 폭과 동일한 것을 특징으로 하는 직접회로 소자. - 제1항에 있어서,
상기 제1 도핑 컨택은 p형 불순물로 도핑되고, 상기 제2 도핑 컨택은 n형 불순물로 도핑된 것을 특징으로 하는 직접회로 소자. - 제4항에 있어서,
상기 제1 도핑 컨택의 상기 p형 불순물의 농도는 상기 제2 도핑 컨택의 상기 n형 불순물의 농도보다 작은 것을 특징으로 하는 직접회로 소자. - 제1항에 있어서,
상기 다이렉트 컨택을 둘러싸는 절연 스페이서를 더 포함하고,
상기 절연 스페이서는 상기 셀 패드의 상기 일 측벽과 접촉하는 것을 특징으로 하는 집적회로 소자. - 제6항에 있어서,
상기 절연 스페이서는 제1 절연 스페이서 및 제2 절연 스페이서를 포함하고,
상기 제1 절연 스페이서는 상기 제2 절연 스페이서의 최하면을 덮고, 상기 셀 패드의 일 측벽과 접하고,
상기 제2 절연 스페이서는 상기 다이렉트 컨택 및 상기 제1 절연 스페이서 사이에 배치되는 것을 특징으로 하는 직접회로 소자. - 제7항에 있어서,
상기 제1 절연 스페이서는 상기 제1 도핑 컨택과 접하고,
상기 제2 절연 스페이서는 상기 다이렉트 컨택, 상기 제1 도핑 컨택 및 상기 제2 도핑 컨택의 일부와 접하고,
상기 제1 도핑 컨택의 최하면의 레벨은 상기 제1 절연 스페이서의 최하면의 레벨과 동일한 것을 특징으로 하는 직접회로 소자. - 제7항에 있어서,
상기 제1 도핑 컨택 및 상기 제2 도핑 컨택은 상기 제1 절연 스페이서 및 상기 제2 절연 스페이서와 제1 수평 방향으로 이격되어 배치되는 것을 특징으로 하는 직접회로 소자. - 제7항에 있어서,
상기 제1 도핑 컨택의 최상면의 레벨은 상기 제1 절연 스페이서의 최하면의 레벨보다 높고,
상기 제2 도핑 컨택의 최상면의 레벨은 상기 제1 절연 스페이서의 최하면의 레벨보다 낮은 것을 특징으로 하는 직접회로 소자.
Priority Applications (2)
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