KR20090111050A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 및 그의 제조방법은, 반도체 기판 상부에 형성되며, 제1높이를 갖는 제1비트라인과, 상기 제1비트라인을 덮도록 형성된 층간절연막과, 상기 층간절연막 상에 형성되며, 상기 제1높이보다 높은 제2높이를 갖는 제2비트라인을 포함하며, 상기 제1 및 제2비트라인은 서로 이웃하는 제1 및 제2비트라인들 간이 교호적으로 배치된 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 비트라인을 이중 구조로 형성하여 비트라인의 패터닝(Pattering) 및 비트라인 간의 갭-필(Gap-Fill) 마진을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자의 배선 재료로서는 전기 전도도가 우수한 알루미늄과 텅스텐이 주로 이용되고 있다. 이 중에서 상기 텅스텐은 알루미늄에 비해 전기 전도성은 다소 떨어지지만 열 안정성이 우수하고 매립특성 또한 우수하다는 장점이 있어서 셀 영역의 비트라인 물질로서 많이 이용되고 있다.
상기 비트라인은 셀 영역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터 간 전하량 차이를 증폭소자(Sense Amplifier : S/A)에 전달하는 역할을 한다.
또한, 상기 텅스텐은 셀영역을 전기적으로 제어하는 역할을 하며 증폭소자와 서브 워드라인(Sub Wordline : SWD)을 포함하는 주변회로영역에서도 배선 물질로서 이용되는데, 주변회로영역의 텅스텐 배선의 경우 기판의 접합영역은 물론 게이트와도 콘택되도록 형성한다.
한편, 상기 주변회로영역의 텅스텐 배선은 셀 영역의 비트라인과는 그 역할에 있어서 차이가 있지만, 통상 셀 영역의 비트라인과 동일한 단계에서 동일한 재질로 함께 형성하므로 이를 비트라인이라 명명한다.
이하에서는 텅스텐을 이용한 비트라인 형성방법을 포함하는 종래의 반도체 소자의 제조방법을 간략히 설명하도록 한다.
반도체 소자의 비트라인은 셀 영역 및 주변회로영역의 하부 구조물과 개별 콘택되도록 형성하는데, 통상, Ti/TiN막과 같은 확산베리어막과 텅스텐막 및 질화막 재질의 하드마스크막의 적층막으로 구성한다. 여기서, 상기 하드마스크막은 텅스텐막의 식각을 위한 식각마스크막이며, 셀 영역에서는 스토리지노드용 콘택플러그 형성시에 비트라인의 텅스텐막을 보호하는 역할도 수행한다.
상기 확산베리어막과 텅스텐막 및 하드마스크막의 적층막으로 구성된 비트라인을 형성한 후, 상기 비트라인들을 덮도록 산화막 재질의 층간절연막을 형성한다. 그런 다음, 셀 영역에서는 상기 층간절연막 내에 스토리지노드용 콘택플러그를 형성하고, 이어서, 상기 스토리지노드용 콘택플러그와 콘택되는 캐패시터를 형성한다.
한편, 주변회로영역에서는 상기 층간절연막 상에 또 다른 층간절연막을 형성 한 후, 상기 층간절연막들을 내에 비트라인과 콘택되는 금속배선용 콘택플러그를 형성하고, 이어서, 상기 금속배선용 콘택플러그와 콘택되는 금속배선을 형성한다.
그리고 나서, 후속 공정을 차례로 수행하여 반도체 소자의 제조 공정을 완료한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 반도체 소자가 점점 고집적화됨에 따라, 반도체 소자의 집적도를 향상시키기 위해 반도체 소자를 형성하기 위한 공정이 점차 미세화되면서 전술한 비트라인과 같은 도전 패턴을 구현하기가 점점 더 어렵게 된다.
즉, 상기와 같은 반도체 소자의 고집적화 추세에 대응하기 위해, 상기 비트라인의 두께 및 상기 각 비트라인 간의 폭을 감소시키게 되면, 각 비트라인 간의 기생 캐패시턴스를 감소시킬 만한 공간의 마진 확보가 어렵게 될 뿐만 아니라, 상기와 같은 비트라인의 고집적화를 형성하기 위한 상기 비트라인의 패터닝 및 그에 따른 갭-필 마진이 저하되게 된다.
본 발명은 각 비트라인 간 공간의 마진을 확보할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 각 비트라인 간 공간의 마진을 확보하여 비트라인의 패터닝 및 그에 따른 갭-필 마진을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 반도체 기판 상부에 형성되며, 제1높이를 갖는 제1비트라인; 상기 제1비트라인을 덮도록 형성된 층간절연막; 및 상기 층간절연막 상에 형성되며, 상기 제1높이보다 높은 제2높이를 갖는 제2비트라인;을 포함하며, 상기 제1 및 제2비트라인은 서로 이웃하는 제1 및 제2비트라인들 간이 교호적으로 배치된 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제1높이를 갖는 제1비트라인을 형성하는 단계; 상기 반도체 기판 상에 상기 제1비트라인을 덮도록 층간절연막을 형성하는 단계; 및 상기 층간절연막 상에 상기 제1높이보다 높은 제2높이를 가지며, 상기 제1비트라인과 교호적으로 배치되는 제2비트라인을 형성하는 단계;를 포함한다.
상기 제1비트라인을 형성하는 단계 전, 상기 반도체 기판 상부에 제1비트라인 콘택을 형성하는 단계;를 더 포함한다,
상기 층간절연막을 형성하는 단계와, 상기 제2비트라인을 형성하는 단계 전, 상기 반도체 기판과 콘택되도록 제2비트라인 콘택을 형성하는 단계;를 더 포함한다.
본 발명은 반도체 소자의 비트라인 형성시, 반도체 기판 상부에 서로 상이한 높이 및 단차진 이층의 비트라인을 형성함으로써, 각 비트라인 간의 기생 캐패시턴스를 감소시킬 만한 공간의 마진을 용이하게 확보할 수 있다.
따라서, 본 발명은 상기와 같이 비트라인 간의 공간 마진을 용이하게 확보할 수 있으므로, 그에 따른 비트라인의 패터닝 및 갭-필 마진의 저하를 방지할 수 있다.
본 발명은, 반도체 소자의 비트라인 형성시, 반도체 기판 상부에 제1층간절연막을 형성하고, 상기 제1층간절연막 상에 제1비트라인을 형성한 다음, 다시 상기 제1층간절연막 상에 상기 제1비트라인을 덮도록 제2층간절연막 및 제2비트라인을 순차적으로 형성한다.
이렇게 하면, 상기와 같이 반도체 기판 상부에 각각 서로 상이한 높이를 갖도록 이층의 단차진 비트라인을 형성함으로써, 각 비트라인 간의 기생 캐패시턴스를 감소시킬 만한 공간 마진을 확보할 수 있다.
따라서, 상기와 같이 각 비트라인 간의 공간 마진을 확보할 수 있으므로, 그에 따른 비트라인의 패터닝 및 갭-필 마진 저하를 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
구체적으로, 도 1은 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 도시한 평면도이고, 도 2는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 2에 도시된 바와 같이 본 발명의 실시예에 따른 반도체 소자는, 소자분리 영역(102) 및 활성 영역(104)을 갖는 반도체 기판 상에 다수의 게이트(도시안됨)들이 형성되고, 상기 게이트들을 포함한 반도체 기판 상에는, 랜딩 플러그 콘택(도시안됨)이 형성된 제1층간절연막(109)이 형성된다.
상기 랜딩 플러그 콘택이 형성된 제1층간절연막(109) 상에는 제1비트라인 콘택(도시안됨)이 형성된 제2층간절연막(110)이 형성되며, 상기 제2층간절연막(110) 상에는 상기 제1비트라인 콘택과 연결된 제1비트라인(118a)이 형성되며, 상기 제1비트라인(118a)을 덮도록 제3층간절연막(112)이 형성된다.
또한, 상기 제1비트라인(118a)이 형성되지 않은 상기 제1비트라인(118a)과 이웃한 활성 영역의 게이트들 부분 상의 제3층간절연막(112) 및 제2층간절연막(110) 내에는 상기 랜딩 플러그 콘택과 연결된 제2비트라인 콘택(도시안됨)이 형성된다.
상기 제2비트라인 콘택을 포함한 제3층간절연막(112) 상에는 상기 제2비트라인 콘택과 연결되며, 상기 제1비트라인(118a)과 서로 상이한 높이를 갖는 제2비트라인(118b)이 단차지도록 형성된다.
자세하게, 도 3a 및 도 3b는 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도이고, 도 3c 및 도 3d는 도 1의 C-C' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 소자분리 영역(102) 및 활성 영역(104)을 갖는 반도체 기 판의 상기 활성 영역(104) 상에 다수의 게이트(도시안됨)들을 형성한다. 그런 다음, 상기 게이트들 사이 부분을 포함하는 반도체 기판 상에 각각 랜딩 플러그 콘택(122) 및 제1층간절연막(109)을 형성한다.
그런 다음, 상기 제1층간절연막(109) 상에 상기 제2층간절연막(110)을 형성하고, 상기 제2층간절연막(110) 내에 상기 랜딩 플러그 콘택(122)과 연결되는 제1비트라인 콘택(120)을 형성한다.
도 3b를 참조하면, 상기 제1비트라인 콘택(120)이 형성된 제2층간절연막(110) 상에 제1베리어막(도시안됨), 제1도전막(116a) 및 제1하드마스크막(114a)을 형성하고, 상기 제1하드마스크막(114a), 제1도전막(116a) 및 제1베리어막을 식각하여 상기 제1비트라인 콘택(120)과 전기적으로 연결되는 제1비트라인(118a)을 형성한다.
그런 다음, 상기 제1비트라인(118a)이 형성된 제2층간절연막(110) 상에 제3층간절연막(112)을 형성하고, 상기 제3층간절연막(112)에 대해 CMP(Chemical Mechanical Polishing)로 평탄화한다.
도 3c를 참조하면, 상기 제1비트라인(118a)이 형성되지 않은 이웃한 활성 영역 상부 부분의 제3층간절연막(112) 및 제2층간절연막(110) 내에 상기 제1비트라인(118a)이 형성되지 않은 이웃한 활성 영역 상의 랜딩 플러그 콘택(122)과 전기적으로 연결되는 제2비트라인 콘택(124)을 형성한다.
도 3d를 참조하면, 상기 제2비트라인 콘택(124)이 형성된 제3층간절연막(112) 상에 제2베리어막(도시안됨), 제2도전막(116b) 및 제2하드마스크막(114b) 을 형성하고, 상기 제2하드마스크막(114b), 제2도전막(116b) 및 제2베리어막을 식각하여 상기 제2비트라인 콘택(124)과 전기적으로 연결됨과 아울러, 상기 제1비트라인(118a)과 단차지도록 상이한 높이를 가진 제2비트라인(118b)을 형성한다.
한편, 상기와 같이 서로 상이한 높이를 갖도록 단차진 제1 및 제2비트라인(218a, 218b) 형성시, 전술한 본 발명의 실시예에서와 같은 셀 영역 이외에, 주변회로 영역에서 상기 제1비트라인(218a)과 상기 제2비트라인(218b) 상의 금속 배선용 콘택(226) 간의 연결이 필요한 경우, 도 4에 도시된 바와 같이, 상기 제1비트라인(218a) 내에 제2비트라인 콘택(224)을 직접 형성하고, 상기 제2비트라인 콘택(224) 상에 상기 금속 배선용 콘택(226)을 형성하여, 상기 제1비트라인(218a)과, 상기 제2비트라인(218b) 상의 금속 배선용 콘택(226) 간을 직접 전기적으로 연결시킬 수 있다.
전술한 바와 같이 본 발명은, 상기와 같이 반도체 기판 상부에 제1층간절연막을 형성하고, 상기 제1층간절연막 상에 제1비트라인을 형성한 다음, 상기 제1층간절연막 상에 상기 제1비트라인을 덮도록 제2층간절연막 및 제2비트라인을 순차적으로 형성하는 방식으로 서로 이웃한 각 비트라인 간이 상이한 높이를 가지도록 형성함으로써, 각 비트라인 간의 기생 캐패시턴스를 감소시킬 만한 공간 마진을 용이하게 확보할 수 있다.
따라서, 상기와 같이 각 비트라인 간의 공간 마진을 확보할 수 있으므로, 그에 따른 비트라인의 패터닝 및 갭-필 마진 저하를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 도시한 평면도.
도 2는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도.
도 3a 및 도 3b는 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
도 3c 및 도 3d는 도 1의 C-C' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자 및 그의의 제조방법을 설명하기 위해 도시한 단면도.

Claims (4)

  1. 반도체 기판 상부에 형성되며, 제1높이를 갖는 제1비트라인;
    상기 제1비트라인을 덮도록 형성된 층간절연막; 및
    상기 층간절연막 상에 형성되며, 상기 제1높이보다 높은 제2높이를 갖는 제2비트라인;
    을 포함하며,
    상기 제1 및 제2비트라인은 서로 이웃하는 제1 및 제2비트라인들 간이 교호적으로 배치된 것을 특징으로 하는 반도체 소자.
  2. 반도체 기판 상부에 제1높이를 갖는 제1비트라인을 형성하는 단계;
    상기 반도체 기판 상에 상기 제1비트라인을 덮도록 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 상기 제1높이보다 높은 제2높이를 가지며, 상기 제1비트라인과 교호적으로 배치되는 제2비트라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1비트라인을 형성하는 단계 전,
    상기 반도체 기판 상부에 제1비트라인 콘택을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 층간절연막을 형성하는 단계와, 상기 제2비트라인을 형성하는 단계 전,
    상기 반도체 기판과 콘택되도록 제2비트라인 콘택을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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EP4099386A4 (en) * 2020-06-22 2023-08-23 Changxin Memory Technologies, Inc. METHOD AND MEMORY FOR MEMORY CREATION

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4099386A4 (en) * 2020-06-22 2023-08-23 Changxin Memory Technologies, Inc. METHOD AND MEMORY FOR MEMORY CREATION
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