WO2022028175A1 - 一种存储器的形成方法和存储器 - Google Patents

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周贤贵
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Abstract

本公开公开了一种存储器的形成方法和存储器，包括：提供基底，基底中至少包括字线结构以及有源区，以及位于基底顶部表面的底介质层和位线接触层，底介质层中具有位线接触开口，位线接触开口暴露出基底中的有源区，位线接触层覆盖底介质层且填充位线接触开口；刻蚀部分位线接触层，形成不同高度的第一位线接触层；形成导电层，于垂直于字线结构延伸的方向上，导电层顶部表面位于不同高度；于字线结构延伸的方向上，导电层顶部表面位于不同高度；形成顶介质层；刻蚀形成分立的位线结构。

Description

一种存储器的形成方法和存储器
本公开要求在2020年08月05日提交中国专利局、申请号为202010778887.2、公开名称为“一种存储器的形成方法和存储器”的中国专利申请的优先权，其全部内容通过引用结合在本公开中
技术领域
本公开涉及但不限于一种存储器的形成方法和存储器。
背景技术
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)的特征尺寸和线宽不断减小，相邻位线结构之间间距也变得越来越小。而相邻位线结构之间间距变小，会导致相邻位线结构之间的寄生电容不断增大，影响DRAM阵列区的饱和电流，进而影响DRAM的运行效率。
在DRAM的线宽不断减小的情况下，如何增大位线结构之间的间距，是当前亟待解决的问题。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种存储器的形成方法和存储器。
本公开的第一方面提供了一种存储器的形成方法，包括：提供基底，所述基底中至少包括字线结构以及有源区，以及位于所述基底顶部表面的底介质层和位线接触层，所述底介质层中具有位线接触开口，所述位线接触开口暴露出所述基底中的所述有源区，所述位线接触层覆盖所述底介质层且填充所述位线接触开口；
刻蚀部分所述位线接触层，形成不同高度的第一位线接触层；
在所述第一位线接触层顶部表面形成导电层，于垂直于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度；
在所述导电层顶部表面形成顶介质层；
依次刻蚀部分所述顶介质层、所述导电层和所述第一位线接触层，形成分立的位线结构。
本公开的第二方面提供一种存储器，包括：
基底，所述基底中至少包括字线结构以及有源区；
底介质层，所述底介质层位于所述基底顶部，且所述底介质层中具有位线接触开口，所述位线接触开口暴露出所述基底中的所述有源区；
分立的位线结构，所述位线结构的顶部表面于同一高度，所述位线结构包括：位于所述底介质层顶部以及所述位线接触开口中位线接触层，位于所述位线接触层顶部的导电层，以及位于所述导电层顶部的顶介质层；
在位线结构延伸的方向上，同一所述位线结构中的所述导电层位于不同高度，且在字线结构延伸的方向上，相邻所述位线结构中的所述导电层位于不同高度。
本公开实施例所提供的存储器的形成方法和存储器中，存储器的形成方法通过掩膜图案形成不同高度的位线接触层，使得在位线接触层顶部表面的导电层位于不同高度，于垂直于字线结构延伸的方向上，导电层顶部表面位于不同高度，在不改变位线结构排布方式的基础上，相邻分立的位线结构中导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距，进而减少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1至图14为本公开实施例提供的存储器的形成方法各步骤对应的 结构示意图；
图15为本公开实施例形成的存储器的剖面结构示意图。
附图标记：
100、基底；101、有源区；102、字线结构；
110、底介质层；111、位线接触开口；
120、位线接触层；121、第一位线接触层；
10、字线结构延伸的方向；
200、位线结构；
20、位线结构延伸的方向；
130、光刻掩膜层；
310、第一掩膜图案；311、第一覆盖图案；
320、第二掩膜图案；321、第二覆盖图案；
140、导电层；141、导电膜；150、顶介质层。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
目前，随着动态随机存取存储器的特征尺寸和线宽不断减小，相邻位线结构之间间距也变得越来越小。而相邻位线结构之间间距变小，会导致相邻位线结构之间的寄生电容不断增大，影响DRAM阵列区的饱和电流，进而影响DRAM的运行效率。
本公开实施例提供了一种存储器的形成方法，包括：提供基底，基底中至少包括字线结构以及有源区，以及位于基底顶部表面的底介质层和位线接触层，位线接触层覆盖底介质层；在位线接触层顶部表面形成光刻胶层；提供掩膜结构，掩膜结构包括第一掩膜图案和第二掩膜图案，第一掩膜图案包 括成行以及成列排列的多个第一覆盖图案，第二掩膜图案包括成行以及成列排列的多个第二覆盖图案，第一覆盖图案行和第二覆盖图案行依次交替排列，第一覆盖图案列和第二覆盖图案列依次交替排列；沿第一方向，掩膜结构包括多个掩膜图案组，掩膜图案组包括第一子掩膜图案组和第二子掩膜图案组，第一子掩膜图案组和第二子掩膜图案组共用至少一个覆盖图案；第一子掩膜图案组包括第一暴露图案，第二子掩膜图案组包括第二暴露图案，且第一暴露图案和第二暴露图案的面积不同；第一方向与所述基底平行；刻蚀第一暴露图案和第二暴露图案，形成不同高度的位线接触层和不同高度的底介质层；在位线接触层顶部表面形成导电层，于垂直于字线结构延伸的方向上，导电层顶部表面位于不同高度；于字线结构延伸的方向上，导电层顶部表面位于不同高度；在导电层顶部表面形成顶介质层；依次刻蚀部分顶介质层、导电层和位线接触层，形成分立的位线结构。由于掩膜结构中第一暴露图案和第二暴露图案面积不同，由于刻蚀速率与开口面积有关，因此刻蚀形成不同高度的位线接触层，后续沉积导电层也位于不同高度，在不改变位线结构排布方式的基础上，可以增大位线结构中导电层之间的间距，减小导电层之间的寄生电容。
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本公开保护的范围。
图1至图14为本公开实施例提供的存储器的形成方法各步骤对应的结构示意图，下面对本实施例的存储器的形成方法进行具体说明。
结合参考图1至图5，提供基底100，基底100中至少包括字线结构102以及有源区101，以及位于基底100顶部表面的底介质层110和位线接触层120，底介质层110中具有位线接触开口111，位线接触开口111暴露出基底100中的有源区101，位线接触层120覆盖底介质层110且填充位线接触开口111；
以下将结合附图对图1至图5进行详细说明。
参考图1，提供基底100，基底100中至少包括字线结构102以及有源区101。
图1中示出了字线结构延伸的方向10，即图中虚线10。
多个有源区101相互平行间隔排布，且第i列有源区101与第i+3列有源区101在垂直于字线结构延伸的方向10上，不同有源区101位于同一水平位置；第i列有源区101与相邻列(第i+1列和第i-1列)的有源区101在垂直于字线结构延伸的方向10上位于不同水平位置。交替排布的字线结构102分隔开的有源区101的中部为位线接触点，用于连接后续形成的位线结构200。
需要说明的是，基底100中还包括除字线结构102和有源区101外的其他存储器结构，例如浅沟槽隔离结构等，本领域技术人员可以理解基底100中还包括除字线结构102和有源区101外的其他存储器结构，用于存储器的正常运行。
基底100的材料可以包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中基底100采用硅材料形成，本领域技术人员清楚，本实施例采用硅材料作为基底100是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底100的材料。
参考图2至图5，在基底100顶部表面形成底介质层110和位线接触层120，位线接触层120覆盖底介质层110。底介质层110用于隔绝相邻有源区101的位线结构200。本实施例中，底介质层110的材料为氮化硅，在其他实施例中，底介质层110的材料也可以为氧化硅或氮氧化硅等绝缘材料。
参考图3，图3为基底100的俯视示意图，图3基于图2形成底介质层110的基础上给出了后续需要形成位线结构200的位置，图3中示出了位线结构延伸的方向20，即图中虚线20，位线结构200连接一列有源区101的位线接触点。
参考图4，于基底100顶部表面形成的位线接触层120，位线接触层120覆盖底介质层110，图4中给出了后续需要形成的位线结构200的位置。
在本公开的一些实施例中，位线接触层120采用多晶硅材料，用于后续形成的位线结构200连接基底100中的有源区101。
参考图5，在位线接触层120顶部表面形成光刻掩膜层130。
参考图6至图8，两次图形化光刻掩膜层130，形成第一掩膜图案310和第二掩膜图案320，第一掩膜图案310包括成行以及成列排列的多个第一覆盖图案311，第二掩膜图案320包括成行以及成列排列的多个第二覆盖图案 321，第一覆盖图案311和第二覆盖图案321在字线结构延伸的方向10和与字线结构垂直方向上依次交替排列，基于间隔排列的第一覆盖图案311和第二覆盖图案321刻蚀部分位线接触层120，形成不同高度的第一位线接触层120，去除间隔排列的第一覆盖图案311和第二覆盖图案321。
当在位线接触层120顶部表面形成光刻掩膜层130后，通过两次图案化光刻掩膜层130，形成第一掩膜图案310和第二掩膜图案320，然后根据间隔排列的第一覆盖图案311和第二覆盖图案321刻蚀部分位线接触层120，形成不同高度的位线接触层120。
参照图8所示，当在位线接触层120顶部表面形成光刻掩膜层130后，通过两次图案化光刻掩膜层130，以形成图示的第一子掩膜图案组和图示的第二子掩膜图案组。其中，第一子掩膜图案组为实框围合区域，第二子掩膜图案组为虚框围合区域。
第一子掩膜图案组包括第一暴露区图案和第一覆盖图案311，第二子掩膜图案组包括第二暴露图案和第二覆盖图案321。其中，第一子掩膜图案组和第二子掩膜图案组共用至少一个第一覆盖图案311，或者，至少一个第二覆盖图案321。且第一暴露图案和第二暴露图案的面积不同，第一暴露图案的面积可以小于第二暴露图案的面积。刻蚀第一暴露图案和第二暴露图案，形成不同高度的位线接触层120。
如图8、图9和图10所示，由于沿垂直于字线结构延伸的方向10间隔排列的第一覆盖图案311和第二覆盖图案321之间的间距不同，当对第一覆盖图案311和第二覆盖图案321之间的位线接触层120时，会刻蚀形成不同高度的第一位线接触层121和不同高度的底介质层110。
如图6、图7和图8所示，间隔排列的第一覆盖图案311和第二覆盖图案321为圆形或椭圆形。
需要说明的是，图6、图7和图8示例性表示间隔排列的第一覆盖图案311和第二覆盖图案321为圆形，也可以设置间隔排列的第一覆盖图案311和第二覆盖图案321为椭圆形，且第一覆盖图案311或者第二覆盖图案321会覆盖部分有源区101。本公开实施例不对间隔排列的第一覆盖图案311和第二覆盖图案321的具体形状进行限定。
形成不同高度的位线接触层121的原因包括：第一位线接触层121用于 后续形成导电层140后，导电层140即位于不同的高度。
参考图12，在不同高度的第一位线接触层121顶部表面形成导电层140。
参考图11，在不同高度的第一位线接触层121顶部表面形成导电膜141。
参考图12，刻蚀导电膜141(参考图11所示)，在位于不同高度的第一位线接触层121顶部表面形成厚度一致的导电层140。
通过形成厚度一致的导电层140，确保位于不同高度的第一位线接触层121顶部表面的导电层140位于不同高度。
在其他实施例中，位于不同高度的第一位线接触层顶部表面的导电层的厚度可以不同，但需要保证导电层的顶部表面位于不同高度，从而使得不同位线结构之间的导电层的连线呈波浪线，从而在不改变位线结构排布方式的基础上，增大位线结构间导电层的间距。
形成的导电层140于垂直于字线结构延伸的方向10(参考图8所示)上，顶部表面位于不同高度；于字线结构延伸的方向10上，顶部表面位于不同高度。
本实施例中，导电层140由一种导电材料或者多种导电材料形成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
参考图13，在导电层140顶部表面形成顶介质层150。
在导电层140顶部表面形成顶介质膜，对顶介质膜表面进行平坦化处理处理形成顶介质层150，顶介质层150顶部表面高度一致。
采用化学机械研磨的方式对顶介质膜顶部表面进行平坦化处理，化学机械研磨工艺相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
本实施例中，顶介质层150的材料包括氮化硅、氮氧化硅或氧化硅等材料，在本实施例中，顶介质层150的材料为含氮的绝缘材料，即顶介质层150采用氮化硅材料。
参考图13、图14、图15，依次刻蚀部分顶介质层150、导电层140和不同高度的第一位线接触层121，形成分立的位线结构200。
于垂直于字线结构延伸的方向10(参考图8所示)上，分立的位线结构200中的导电层140的连线呈波浪线，于字线结构延伸的方向10上，相邻分立的位线结构200中的导电层140的高度不同。
本发明公开实施例提供的存储器的形成方法，通过采用掩膜结构中第一 掩膜结构和第二掩膜结构形成的第一暴露图案和第二暴露图案面积的不同，因此刻蚀形成位线结构中的导电层位于不同高度，于垂直于所述字线结构延伸的方向上，导电层顶部表面位于不同高度，于字线结构延伸的方向上，导电层顶部表面位于不同高度，即后续形成的分立的位线结构中，不同位线结构中导电层位于不同高度，在不改变位线结构排布方式的基础上，相邻分立的位线结构中的导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距；进而减少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
在上述实施例的基础上，图15是本公开实施例提供的一种存储器的结构示意图，结合图3和图15，存储器包括：基底100，基底100中至少包括字线结构102以及有源区101；底介质层110，底介质层110位于基底100顶部，且底介质层110中具有位线接触开口111，位线接触开口111暴露出基底100中的有源区101；分立的位线结构200，位线结构200的顶部表面于同一高度，位线结构200包括：位于底介质层110顶部以及位线接触开口111中不同高度的第一位线接触层121，位于不同高度的第一位线接触层121顶部的导电层140，以及位于导电层140顶部的顶介质层150；其中，在位线结构延伸的方向20(参考图3所示)上，同一位线结构200中的导电层140位于不同高度，且在字线结构延伸的方向10上，相邻位线结构200中的导电层140位于不同高度。
需要说明的是，基底100中还包括除字线结构102和有源区101外的其他存储器结构，例如浅沟槽隔离结构等，由于其他存储器结构并不涉及到本公开的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除字线结构102和有源区101外的其他存储器结构，用于存储器的正常运行。
在本公开的一些实施例中，导电层140的厚度一致，在其他实施例中，位于不同高度的第一位线接触层121顶部表面的导电层140的厚度可以不同，但需要保证导电层140的顶部表面位于不同高度，从而使得不同位线结构200之间的导电层140的连线呈波浪线，从而在不改变位线结构200排布方式的 基础上，增大位线结构200间导电层140的间距。
在本公开的一些实施例中，在位线结构延伸的方向20上，导电层140的连线呈波浪线，即同一位线结构200中，导电层140位于不同高度。
在本公开的一些实施例中，在字线结构延伸的方向10上，于第一高度的导电层140和第二高度的导电层140交替排布，在其他实施例中，导电层140可以按照预设的高度排序进行交替排布。
通过不同高度的位线接触层，使得在位线接触层顶部表面的导电层位于不同高度；于垂直于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度，于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度，即后续形成的分立的位线结构中，不同位线结构中导电层位于不同高度；在不改变位线结构排布方式的基础上，相邻分立的位线结构中的导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距；进而减少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
工业实用性
本公开所提供的存储器的形成方法和存储器，存储器的形成方法，通过掩膜图案形成不同高度的位线接触层，使得在位线接触层顶部表面的导电层位于不同高度，于垂直于字线结构延伸的方向上，导电层顶部表面位于不同高度。位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距。

Claims (10)

  1. 一种存储器的形成方法，包括：
    提供基底，所述基底中至少包括字线结构以及有源区，以及位于所述基底顶部表面的底介质层和位线接触层，所述底介质层中具有位线接触开口，所述位线接触开口暴露出所述基底中的所述有源区，所述位线接触层覆盖所述底介质层且填充所述位线接触开口；
    刻蚀部分所述位线接触层，形成不同高度的第一位线接触层；
    在所述第一位线接触层顶部表面形成导电层，于垂直于字线结构延伸的方向上，所述导电层顶部表面位于不同高度；
    于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度；
    在所述导电层顶部表面形成顶介质层；
    依次刻蚀部分所述顶介质层、所述导电层和所述第一位线接触层，形成分立的位线结构。
  2. 根据权利要求1所述的存储器的形成方法，其中，所述刻蚀部分所述位线接触层，形成不同高度的第一位线接触层，包括：
    在所述位线接触层顶部表面形成光刻掩膜层；
    两次图形化所述光刻掩膜层，形成第一掩膜图案和第二掩膜图案，所述第一掩膜图案包括成行以及成列排列的多个第一覆盖图案，所述第二掩膜图案包括成行以及成列排列的多个第二覆盖图案，所述第一覆盖图案和所述第二覆盖图案在所述字线结构延伸的方向和与字线结构垂直的方向上依次交替排列；
    基于间隔排列的所述第一覆盖图案和所述第二覆盖图案刻蚀部分所述位线接触层，形成不同高度的第一位线接触层；
    去除所述间隔排列的所述第一覆盖图案和所述第二覆盖图案。
  3. 根据权利要求2所述的存储器的形成方法，其中，所述间隔排列的所述第一覆盖图案和所述第二覆盖图案为圆形或椭圆形。
  4. 根据权利要求1所述的存储器的形成方法，其中，所述依次刻蚀部分所述顶介质层、所述导电层和所述第一位线接触层，形成分立的所述位线结构后，于所述垂直于所述字线结构延伸的方向上，所述位线结构中 的导电层的连线呈波浪线，于所述字线结构延伸的方向上，相邻分立的所述位线结构中的导电层的高度不同。
  5. 根据权利要求1所述的存储器的形成方法，其中，所述在所述第一位线接触层顶部表面形成导电层，包括：
    在所述第一位线接触层顶部表面形成导电膜；
    刻蚀所述导电膜，在位于不同高度的所述第一位线接触层顶部表面形成厚度一致的所述导电层。
  6. 根据权利要求1所述的存储器的形成方法，其中，所述在所述导电层顶部表面形成顶介质层，包括：
    在所述导电层顶部表面形成顶介质膜；
    对所述顶介质膜顶部表面进行平坦化处理形成所述顶介质层，所述顶介质层的顶部表面高度一致。
  7. 一种存储器，包括：
    基底，所述基底中至少包括字线结构以及有源区；
    底介质层，所述底介质层位于所述基底顶部，且所述底介质层中具有位线接触开口，所述位线接触开口暴露出所述基底中的所述有源区；
    分立的位线结构，所述位线结构的顶部表面于同一高度，所述位线结构包括：位于所述底介质层顶部以及所述位线接触开口中位线接触层，位于所述位线接触层顶部的导电层，以及位于所述导电层顶部的顶介质层；
    在位线结构延伸的方向上，同一所述位线结构中的所述导电层位于不同高度，且在字线结构延伸的方向上，相邻所述位线结构中的所述导电层位于不同高度。
  8. 根据权利要求7所述的存储器，其中，分立的所述位线结构中导电层的厚度一致。
  9. 根据权利要求7所述的存储器，其中，在所述位线结构延伸的方向上，所述导电层的连线呈波浪线。
  10. 根据权利要求7所述的存储器，其中，在所述字线结构延伸的方向上，所述位线结构中所述导电层按照预设高度顺序依次交替排布。
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