KR20020020858A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

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KR20020020858A
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Abstract

반도체 메모리 장치는 실리콘 기판의 표면에서 격자형 트렌치에 의해 규정된 다수의 실리콘 기둥의 측면에 형성된 선택 트랜지스터를 구비하고, 각 선택 트랜지스터는 실리콘 기둥의 상부면과 바닥에 소스 및 드레인을 갖는다. 캐패시터는 DRAM 셀을 형성하도록 실리콘 기둥의 상부면에 형성된다. 더 많은 수의 메모리 셀의 바닥에 있는 소스/드레인층들이 공통적으로 연결되거나, 인접한 메모리 셀들의 바닥에 있는 소스/드레인층들이 공통적으로 연결되어, 이들은 일정한 전압이나 비트선에 연결되는 연결선에 의해 실리콘 기판의 표면으로 인출된다.

Description

반도체 메모리 장치 및 그 제조 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 동적 랜덤 억세스 메모리 (dynamic random access memory, DRAM)에 관련되고, 특별히 메모리 셀의 고밀도 집적을 이루는 기술에 관련된다.
종래의 DRAM 메모리 셀에서는 1 트랜지스터 및 1 캐패시터의 메모리 셀이 사용되고 있다. 최근에는 반도체 메모리 장치의 고밀도 집적화로, 메모리 셀의 점유 면적을 더 감소시키려는 요구가 증가되고 있다.
도 1a는 종래 메모리 셀의 등가 회로이고, 도 1b는 그 평면 배치를 도시하는 도면이고, 또한 도 1c는 도 1b에서 선 1C-1C를 따라 취해진 단면을 도시한다. 도 1b 및 도 1c에 도시된 바와 같이, 1개 메모리 셀의 점유 면적은 1개의 평면형 트랜지스터(Q), 2개 셀에 대한 1 비트선 접촉부(3), 저장 노드 접촉부(4), 통과 워드선(word line)(2'), 및 소자 분리 영역(5)에 의해 결정된다. 이 상태에서 최소 가공 치수를 F라 하고 게이트 전극 및 소스/드레인 영역의 한 측면을 각각 F라 하면, 메모리 셀의 최소 점유 면적은 "2F 길이 x 4F 폭" = 8F2의 면적이 된다. 이러한 소자 구성에서는 그 치수를 더 줄여 결과적인 칩 크기의 감소를 이루는 것이 가능하지 않다. 저가의 DRAM을 얻기 위해서는 크기를 더 줄일 수 있는 소자 구성이 채택되는 것이 바람직하다. 도 1a 내지 도 1c에서, 참고번호(1)는 비트선을 나타내고, (2)는 워드선을 나타내고, 또한 (6)은 플레이트 (plate) 전극선을 나타냄을 주목하여야 한다.
그러므로, 메모리 셀의 점유 면적을 4F2이하로 줄일 수 있는 메모리 셀 구조를 제공할 필요가 있다.
본 발명의 제1 특징에 따른 반도체 메모리 장치는,
주요 표면을 갖는 실리콘 기판;
실리콘 기판의 주요 표면에 형성된 다수의 실리콘 기둥;
각 실리콘 기둥의 측면에 형성되는 다수의 트랜지스터; 및
각각 2개의 전극을 갖고, 두 전극 중 하나가 제1 불순물층에 연결되는 다수의 캐패시터를 구비하고,
상기 다수의 트랜지스터 각각은
실리콘 기둥 중 대응하는 것의 상부면에 형성되어 소스 및 드레인 중 하나로동작하는 제1 불순물층,
실리콘 기둥 중 대응하는 것에 인접한 트렌치의 바닥에 형성되어 소스 및 드레인 중 다른 하나로 동작하고, 나머지 트랜지스터들의 제2 불순물층과 함께 일정한 전압 단자에 연결된 제2 불순물층,
제1 불순물층과 제2 불순물층 사이에서 실리콘 기둥 중 대응하는 것의 측면에 형성되는 채널 부분,
채널 부분에 형성되는 게이트 절연막, 및
그 사이에 게이트 절연막을 삽입하여 채널 부분 위에 형성되는 게이트 전극을 구비한다.
본 발명의 제2 특징에 따른 반도체 메모리 장치는,
주요 표면에서 x 방향 및 x 방향에 거의 직교하는 y 방향으로 확장된 격자형 트렌치를 가지며, 상기 트렌치의 폭이 A인 제1 도전형의 실리콘 기판;
기판의 주요 표면에 형성되고 트렌치에 의해 규정되는 정사각형 상부면을 가지며, 상기 정사각형 상부면의 측면 길이가 B인 다수의 실리콘 기둥;
각 실리콘 기둥의 측면에 각각 형성되는 다수의 트랜지스터; 및
각각 2개의 전극을 갖고, 두 전극 중 하나가 제1 불순물층에 연결되는 다수의 캐패시터를 구비하며,
상기 다수의 트랜지스터의 각각은
실리콘 기둥 중 대응하는 것의 정사각형 상부면에 형성되고 소스 및 드레인 중 하나로 동작하는 제1 불순물층,
실리콘 기둥 중 대응하는 것에 인접한 트렌치의 바닥에 형성되고 소스 및 드레인 중 다른 하나로 동작하는 제2 불순물층,
제1 불순물층과 제2 불순물층 사이에서 실리콘 기둥 중 대응하는 것의 측면에 형성되는 채널 부분,
상기 채널 부분상에 형성되는 게이트 절연막, 및
그 사이에 게이터 절연막을 삽입하여 채널 부분 위에 형성되는 게이트 전극을 구비한다.
도 1a는 종래 메모리 셀의 등가 회로도.
도 1b는 종래 메모리 셀의 평면 배치도.
도 1c는 도 1b에서 선 1C - 1C를 따라 취해진 수직 단면도.
도 2a는 본 발명의 제1 실시예에 따른 메모리 셀의 평면 배치도.
도 2b는 도 2a에서 선 2B - 2B를 따라 취해진 수직 단면도.
도 2c는 메모리 셀 어레이의 단자 단말부를 도시하도록 도 2b에서 선 2C - 2C를 따라 취해진 측면 단면도.
도 2d는 메모리 셀 어레이의 단자 단말부를 도시하도록 도 2b에서 선 2D - 2D를 따라 취해진 수직 단면도.
도 2e는 도 2b에서 선 2E - 2E를 따라 취해진 수직 단면도.
도 3은 제1 실시예의 등가 회로도.
도 4a 및 도 4b는 제1 실시예의 제조 단계를 설명하는 도면으로, 도 4b는 평면도이고, 도 4a는 도 4b에서 선 4A - 4A를 따라 취해진 수직 단면도.
도 5 내지 도 7은 도 4a 및 도 4b에 순차적으로 이어지는 단계를 도시하는 수직 단면도.
도 8a 및 도 8b는 도 7에 이어지는 단계를 도시하는 도면으로, 도 8b는 평면도이고, 도 8a는 도 8b에서 선 8A - 8A를 따라 취해진 단면도.
도 9는 도 8a 및 도 8b의 단계에 순차적으로 이어지는 단계를 도시하는 수직 단면도.
도 10a 및 도 10b는 도 9에 이어지는 단계를 도시하는 도면으로, 도 10b는 평면도이고, 도 10a는 도 10b에서 선 10A - 10A를 따라 취해진 단면도.
도 11 내지 도 14는 도 10a 및 도 10b의 단계에 이어지는 단계를 도시하는 단면도.
도 15a 및 도 15b는 도 14에 이어지는 단계를 도시하는 도면으로, 도 15b는 평면도이고, 도 15a는 도 15b에서 선 15A - 15A를 따라 취해진 단면도.
도 16a 및 도 16b는 제2 실시예에 따른 메모리 셀의 제조 단계를 설명하는 도면으로, 도 16a는 평면도이고, 도 16b는 도 16a에서 선 16B - 16B를 따라 취해진 단면도.
도 17 내지 도 19는 도 16a 및 도 16b의 단계에 순차적으로 이어지는 단계를 도시하는 수직 단면도.
도 20a 및 도 20b는 도 19에 이어지는 단계를 도시하는 도면으로, 도 20b는 평면도이고, 도 20a는 도 20b에서 선 20A - 20A를 따라 취해진 단면도.
도 21 및 도 22는 도 20a 및 도 20b에 이어지는 단계를 도시하는 수직 단면도.
도 23a 및 도 23b는 도 22에 이어지는 단계를 도시하는 도면으로, 도 23b는평면도이고, 도 23a는 도 23b에서 선 23A - 23A를 따라 취해진 단면도.
도 24a 및 도 24b는 도 23a 및 도 23b에 이어지는 단계를 도시하는 도면으로, 도 24b는 평면도이고, 도 24a는 도 24b에서 선 24A - 24A를 따라 취해진 단면도.
도 25는 도 24a 및 도 24b에 이어지는 단계를 도시하는 수직 단면도.
도 26a 및 도 26b는 제3 실시예에 따른 메모리 셀의 제조 단계를 설명하는 도면으로, 도 26a는 평면도이고, 도 26b는 도 26a에서 선 26B - 26B를 따라 취해진 단면도.
도 27은 도 26a 및 도 26b에 이어지는 단계를 도시하는 수직 단면도.
도 28a 및 도 28b는 도 27에 이어지는 단계를 도시하는 도면으로, 도 28b는 평면도이고, 도 28a는 도 28b에서 선 28A - 28A를 따라 취해진 단면도.
도 29는 도 28a 및 도 28b에 이어지는 단계를 도시하는 수직 단면도.
도 30a 및 도 30b는 도 29에 이어지는 단계를 도시하는 도면으로, 도 30b는 평면도이고, 도 30a는 도 30b에서 선 30A - 30A를 따라 취해진 단면도.
도 31은 도 30a 및 도 30b에 이어지는 단계를 도시하는 수직 단면도.
도 32a 및 도 32b는 도 31에 이어지는 단계를 도시하는 도면으로, 도 32b는 평면도이고, 도 32a는 도 32b에서 선 32A - 32A를 따라 취해진 단면도.
도 33a 내지 도 33c는 도 32a 및 도 32b에 이어지는 단계를 도시하는 도면으로, 도 33c는 평면도이고, 도 33a 및 도 33b는 도 33c에서 각각 선 33A - 33A 및 33B - 33B를 따라 취해진 단면도.
도 34는 도 33a 내지 도 33c에 이어지는 단계를 도시하는 수직 단면도.
도 35a 및 도 35b는 도 34에 이어지는 단계를 도시하는 도면으로, 도 35b는 평면도이고, 도 35a는 도 35b에서 선 35A - 35A를 따라 취해진 단면도.
도 36 내지 도 41은 도 35a 및 도 35b에 순차적으로 이어지는 단계를 도시하는 수직 단면도.
도 42a 및 도 42b는 도 41에 이어지는 단계를 도시하는 도면으로, 도 42b는 평면도이고, 도 42a는 도 42b에서 선 42A - 42A를 따라 취해진 단면도.
도 43a 및 도 43b는 제4 실시예에 따른 메모리 셀의 제조 단계를 설명하는 도면으로, 도 43a는 평면도이고, 도 43b는 도 43a에서 선 43B - 43B를 따라 취해진 단면도.
도 44는 도 43a 및 도 43b에 이어지는 단계를 도시하는 수직 단면도.
도 45a 및 도 45b는 도 44에 이어지는 단계를 도시하는 도면으로, 도 45b는 평면도이고, 도 45a는 도 45b에서 선 45A - 45A를 따라 취해진 단면도.
도 46a 및 도 46b는 도 45a 및 도 45b에 이어지는 단계를 도시하는 도면으로, 도 46b는 평면도이고, 도 46a는 도 46b에서 선 46A - 46A를 따라 취해진 단면도.
도 47은 도 46a 및 도 46b에 이어지는 단계를 도시하는 수직 단면도.
도 48a 및 도 48b는 도 47에 이어지는 단계를 도시하는 도면으로, 도 48b는 평면도이고, 도 48a는 도 48b에서 선 48A - 48A를 따라 취해진 단면도.
도 49 및 도 50은 도 48a 및 도 48b에 순차적으로 이어지는 단계를 도시하는수직 단면도.
도 51a 및 도 51b는 도 50에 이어지는 단계를 도시하는 도면으로, 도 51b는 평면도이고, 도 51a는 도 51b에서 선 51A - 51A를 따라 취해진 단면도.
도 52는 도 51a 및 도 51b에 이어지는 단계에서 사용되는 마스크 구성을 도시하는 평면도.
도 53a 및 도 53b는 도 51a 및 도 51b에 이어지는 단계를 도시하는 도면으로, 도 53b는 평면도이고, 도 53a는 도 53b에서 선 53A - 53A를 따라 취해진 단면도.
도 54 및 도 55는 도 53a 및 도 53b에 이어지는 단계를 순차적으로 도시하는 수직 단면도.
도 56은 실리콘 기둥의 하부 측면에 있는 소스/드레인층이 많은 수의 메모리 셀 사이에서 공유되고 선 연결을 위한 접촉부가 그 소스/드레인층에 형성된 것을 도시하는 제5 실시예에 따른 메모리 셀 구조의 모델 배치도.
도 57a 및 도 57b는 2F2이하의 셀 크기를 갖는 메모리 셀의 제조와 연관되어 설명되는 제6 실시예에 따른 메모리 셀 구조의 제조 방법을 설명하는 모델 평면도.
<도면의 주요 부분에 대한 부호의 설명>
101: 실리콘 기판
102, 108, 110, 111, 124, 130, 135, 141, 148, 161, 163: 실리콘 절연막
103, 118, 119, 122, 123: SiN막
104, 112, 120, 121, 126, 132, 137, 138, 151, 153, 159: 레지스트
105: 트렌치
106, 201, 301: 실리콘 기둥
109, 109', 202: n+확산층
114: 게이트 산화막
203: 접촉부
본 발명의 실시예는 첨부된 도면을 참고로 이후 설명된다.
(제1 실시예)
도 2a는 본 발명의 제1 실시예에 따른 메모리 셀의 평면 배치를 도시하는 도면으로, 마스크 패턴이 정렬된 상태에서 모델 배치로 설정된다. 도 2b는 도 2a에서 선 2B - 2B에 따른 단면도이다. 제1 실시예의 메모리 셀에서 사용되는 트랜지스터는 수직형으로 형성된다. 즉, 도 2b에서, 소스 및 드레인 (불순물층)(109) 중 하나는 반도체 기판(101)의 상부면에 형성되고, 다른 하나는 워드선(116)의 하부 부분에 형성된 트렌치의 바닥에 형성된다. 게이트 전극은 트렌치의 측면에 형성되어 워드선(116) 일부를 형성한다. 기판의 상부면에 평면 구성을 갖는 소스/드레인층(109) 위에는 캐패시터가 평면 구성과 거의 정렬되게 형성된다. 이러한 방식으로 배열함으로써, 도 2a에 도시된 바와 같이 "2F 길이 x 2F 폭"인 4F2의 셀 면적을갖는 메모리 셀이 실현된다.
제1 메모리 셀의 등가 회로는 도 3에 도시된 바와 같고, 선택 트랜지스터(Q)의 소스 및 드레인 중 하나는 중간 전위, 예를 들면 Vcc/2 (Vcc: 전원 전위)에 연결된다. 도 2b에서, 소스 및 드레인 중 하나는 트렌치 바닥에 있는 n+층(109)에 대응하고, 각 트랜지스터의 n+층(109)은 도 2c에 도시된 바와 같이 메모리 셀 어레이의 단자 단말부에 공통적으로 연결된다. 도 2c의 참고번호(170)는 n+층(109)을 기판의 상부면에 내놓는 접촉부를 도시한다.
도 2d는 도 2b에서 선 2D - 2D에 따라 취해진 수직 단면도로, 메모리 셀 단자 단말부를 상세하게 도시한다. n+층(109)은 단자 단말부에서 n 웰 (well)(171)에 연결되고, 셀 어레이 단자 단말부측에 있는 1 비트 메모리 셀은 절연층(110)과 비트선(136) 사이의 부분 주위에 형성된다.
도 2e는 도 2b에서 선 2E - 2E에 따라 취해진 수직 단면도로, 도 2d의 경우에서와 같이 메모리 셀 단자 단말부를 도시한다. 예를 들어, W인 접촉 플러그(172)는 n 웰(171)의 상부면에 형성된 n+층(173)과 Vcc/2 선(174) 사이에 형성된다. 도 2d에서 n 웰(171)에 연결된 n+층(109)은 접촉 플러그(172)를 통해 기판의 상부면측에 형성된 Vcc/2 선(174)에 연결된다. 셀 어레이 단자 단말부의 1 비트 메모리 셀은 도 2e의 좌측에 있는 비트선(136)과 n+층(109) 사이의 부분 주위에형성된다.
도 3에서, 선택 트랜지스터(Q)의 소스 및 드레인 중 상기 다른 하나는 캐패시터(C)의 한 전극에 연결된다. 캐패시터의 다른 전극은 캐패시터 연결 비트선 셀 구조(capacitor coupled bit-line cell structure)를 제공하도록 비트선(BL)에 연결된다. 이 구조에서도 '84 ISSCC, Digest of Technical Papers, pp 100 내지 101, M. Taguch 등의 "Mb 레벨 DRAM에 대한 캐패시턴스 연결 비트선 셀 (A Capacitance Coupled Bit-Line Cell for Mb Level DRAMs)"에서 설명된 바와 같이, DRAM의 작동상 문제점은 없다. 논문에서 설명된 메모리 셀은 통상적인 평면형 셀 구조임을 주목하여야 한다.
이제는 상술된 메모리 셀의 제조 방법에 대해 이후 설명된다.
먼저, 도 4a에 도시된 바와 같이, p형 실리콘 기판(101)의 표면상에 약 10nm의 버퍼 산화막(102)이 형성되고, 이어서 약 200nm의 SiN막(103)이 표면상에 피착된다. 그 막에 레지스트(104)를 코팅한 이후에, 도 4b에 도시된 바와 같이, 각 변이 최소 가공 치수 F인 정사각형이 패턴화 공정을 이용하여 패턴으로서 F의 간격으로 형성된다. 레지스트 패턴(104)을 마스크로 사용하여, 실리콘 기판(101)에 트렌치(105)를 제공하도록 SiN막(103), 실리콘 산화막(102), 및 실리콘 기판(101)이 순차적으로 에칭된다. 그 결과로, 실리콘 기둥 (column)(106)이 제공된다. 이때, 각 트렌치는 실리콘 기판상에서 격자형의 어레이로 형성되므로, 거기에는 다수의 실리콘 기둥(106)이 제공된다.
이어서, 도 5에 도시된 바와 같이, 레지스트(104) 및 SiN층(103)은 에칭되고, 트렌치(105)의 바닥과 실리콘 기둥(106)의 상부에 각각 n+층(109)을 제공하도록 상부면으로부터 As 이온이 주입된다. n+층(109)은 수직형 트랜지스터에서 소스/드레인으로 동작한다.
이어서, 도 6에 도시된 바와 같이, 전체 표면상에 실리콘 산화막이 피착되어 실리콘 산화막층(110)을 제공하고, 트렌치(105)는 실리콘 산화막으로 매립된다. 이어서, 실리콘 산화막층(110)은 화학적 기계 연마 (chemical mechanical polishing, CMP) 방법에 의해 실리콘 기둥(109)의 상부면까지 연마되어, 상부면이 평평해진다 (도 7). 그 결과로, 트렌치(105)는 실리콘 산화막으로 매립되어 얕은 트렌치 분리부 (shallow trench isolation, STI)(110)를 제공한다.
이어서, 도 8에 도시된 바와 같이, 실리콘 기둥(106)의 한 방향 (도면에서는 측면 방향)으로 (1/2)F 만큼 오버랩되는 방식으로 레지스트(112)가 형성된다. 참고번호(113)는 레지스트 개구부 (opening)를 나타낸다. 이 레지스트(112)를 마스크로 사용하여, 도 8a에 도시된 바와 같이, STI 산화막(110)의 절반이 에칭되어, 실리콘 기둥(106)의 한 측면을 노출시킨다. 이렇게 함으로써, 노출된 실리콘 기둥의 측면에는 수직형 트랜지스터의 채널 영역이 형성된다.
비록 도 8b의 상부 표면도에서는 실리콘 기둥(106) 및 레지스트(112)가 수직 방향으로 다소간 옮겨지는 것으로 도시되지만, 실제로는 다소간 옮겨진 선이 정렬되고, 이는 이해를 쉽게하도록 그렇게 도시된 것이다. 이어지는 상부면 도면에서도, 더 나은 이해를 위해 똑같이 고려된다.
이어서, 도 9에 도시된 바와 같이, 레지스트(112)의 제거 이후에는 실리콘 기판(101)의 노출 표면상에 게이트 산화막(114)이 형성된다. 이때, 게이트 산화막(114)은 실리콘 기둥(106)의 노출된 상부면과 노출된 측면 및 트렌치의 노출된 바닥면에 형성된다. 이때, 실리콘 기둥의 측면에 있는 실리콘 산화막은 게이트 산화막으로 최적인 두께를 갖고, 실리콘 기둥의 상부면과 트렌치의 바닥면에 있는 실리콘 산화막의 두께는 실리콘 기둥의 측면에 있는 것보다 크거나 같게, 예를 들면 실리콘 기둥의 측면에 있는 것의 2배가 되도록 만들어질 수 있다. 상부면 및 바닥면에 있는 실리콘 산화막은 피착에 의해 부가될 수 있다.
이어서, 게이트 전극으로 동작하는 폴리실리콘층(116)이 전체 표면상에 피착된다. 폴리실리콘의 저항을 낮추기 위해, 금속 및 WSi와 같은 규화물(silicide)이 폴리실리콘층에 피착될 수 있다. SiN층(118)은 이후 형성될 저장 노드 접촉부와 게이트 전극 사이에서 자기 정렬(self-alignment)이 이루어질 수 있도록 폴리실리콘층(116)에 피착된다.
이어서, 워드선으로 작용하는 게이트가 패턴화된다. 도 10b에 도시된 바와 같이, 레지스트(120)는 실리콘 기둥들 사이의 측면 방향 공간에서 상하 방향으로 워드선이 놓여지도록 패턴화되고, 이를 마스크로 사용하여, SiN층(118) 및 폴리실리콘층(116)이 연속하여 반응성 이온 에칭 (reactive ion etching, RIE) 기술에 의해 에칭되어 이들을 제거한다.
이후에는 SiN이 피착되고 RIE 공정에 의해 에칭되어, 게이트 전극(116)의 노출된 측면이 SiN막(122)으로 매립될 수 있다 (도 11). 이는 게이트 전극의 공정을완료하고, 도 9 내지 도 11의 공정에 의해, 메모리 셀 영역의 트랜지스터 뿐만 아니라 주변 회로 영역 (도시되지 않은)의 트랜지스터도 동시에 형성하는 것이 가능하다.
이어서, 도 12에 도시된 바와 같이, 워드선들 사이의 공간 홈(groove)을 평탄화하기 위해, 실리콘 산화막(124)이 피착되고, 이어서 CMP 방법에 의해 평탄화 단계(planarization step)가 실행된다. 이후에는 레지스터(126)가 코팅되고, 실리콘 기둥에 대응하는 똑같은 위치에 홀 (hole)을 개방하도록 패턴화된다.
그 다음, 레지스트(126)를 마스크로 사용하여, n+ 확산층(109)상의 실리콘 산화막(114) 및 실리콘 산화막(124)은 RIE 방법에 의해 에칭되어, 자기 정렬 방식으로 게이트 전극(116)의 상부측에 저장 노드 접촉홀을 형성한다.
이어서, 도 13에 도시된 바와 같이, As-도핑 폴리실리콘과 같은 도전성 물질이 접촉홀에 채워져 이것이 평탄화된다. 그렇게 함으로써, 도전성 물질이 접촉홀에 채워지고, 동시에 저장 노드 접촉 플러그(128)가 게이트 전극(116)의 헤드 영역 (워드선)에 대해 자기 정렬 방식으로 형성될 수 있다.
이어서, 도 14에 도시된 바와 같이, 약 1㎛의 실리콘 산화막(130)이 피착되고, 접촉 플러그(128) 위에 놓인 실리콘 산화막(130)은 RIE 방법에 의해 에칭되어 캐패시터 형성을 위한 개구부(홀)를 제공한다. 실리콘 산화막의 두께는 캐패시터의 요구되는 캐패시턴스(capacitance)에 의존한다. 더 큰 캐패시턴스를 얻기 위해서는 추후 설명될 저장 노드 전극의 높이가 상승될 필요가 있다.
이어서, 도 15a에 도시된 바와 같이, As-도핑 폴리실리콘은 홀(133)의 측면을 얇게 매립하도록 피착되고, 이를 RIE 방법에 의해 에칭함으로써, 폴리실리콘(131)은 홀(133)의 측면에만 남겨진다. 이어서, 예를 들어 BST, SiN, 또는 Ta2O5의 고유전체 절연막(132)이 전체 웨이퍼 표면에 피착되고, 그 다음, 불순물-도핑 폴리실리콘(134), W 또는 또 다른 금속(136)이 공통적으로 플레이트 전극 및 비트선 전극으로 사용되는 전극을 형성하도록 피착된다. 이후에, 상기 피착된 층(136)은 실리콘 기둥들(106) 사이의 공간에 걸쳐 워드선에 직교하는 방향으로 확장되도록 패턴화된다.
이어서, 공정은 도 2에 도시된 최종적인 구성 형성 단계로 진행된다. 먼저, 실리콘 산화막은 층간 절연체(148)를 제공하도록 피착되고, CMP 방법에 의한 평탄화 단계 이후에, 비트선 접촉부 등이 패턴화되고 접촉부가 RIE 방법에 의해 개방된다. 이후에는 알루미늄이 피착되고, Al 연결선을 제공하도록 패턴화된다.
상술된 공정에 의해, 점유 면적 4F2의 메모리 셀이 완성된다.
(제2 실시예)
도 16a 및 도 16b는 본 발명의 제2 실시예에 따른 모델로서의 메모리 셀을 도시하는 평면 배치도 및 단면도이다. 제2 실시예의 메모리 셀은 점유 면적 4F2의 구성을 갖고, 또한 캐패시터 연결 비트선 셀 구조로 구성된다. 이 구성은 수직형 트랜지스터의 소스/드레인 치수 및 그 제조 방법에 있어서 제1 실시예와 다르다. 이제, 그 제조 방법에 대해 설명이 이루어진다. 본 실시예의 이해를 편하게 하기 위해, 제1 실시예에 도시된 것에 대응하는 영역 또는 그와 똑같은 부분을 지정하는데는 똑같은 참고번호가 사용된다.
먼저, 도 17에 도시된 바와 같은 실리콘 기둥(106)은 도 4a의 제1 실시예와 똑같은 방법으로 형성된다. 즉, 약 10nm의 버퍼 산화막(102)이 p형 실리콘 기판(101)의 표면상에 형성된 이후, 결과적인 표면에는 약 200nm SiN막(103)이 피착되고 레지스터(104)가 코팅된다. 도 4b의 경우에서와 같이, 최소 가공 치수 F를 갖는 정사각형은 리소그래피 기술(lithography)을 사용하여 최소 가공 치수 F의 간격으로 패턴화에 의해 형성된다.
이어서, 도 18에 도시된 바와 같이, 레지스트(104) 및 SiN층(103)이 에칭되고, As 이온의 주입 이후에, 수직형 트랜지스터의 소스/드레인으로 동작하는 n+층(109)이 트렌치 바닥 및 실리콘 기둥의 상부측에 형성된다. 이후에, 버퍼 산화막(102)은 HF 용액으로 에칭되고, 그 표면상에 게이트 산화막(114)이 형성된다. 제1 실시예의 경우에서와 같이, 게이트 산화막(114)은 실리콘 기둥(106)의 상부 표면 및 트렌치의 바닥 표면에서 더 두껍게 만들어지는 것이 바람직하다.
이어서, 도 19에 도시된 바와 같이, 폴리실리콘층(116)은 트렌치를 채우도록 전체 표면상에 피착되고, CMP 방법을 사용하여 실리콘 기둥(106)의 상부 표면에 있는 산화막(114)의 최상부 표면까지 평탄화된다.
이어서, 도 20a 및 도 20b에 도시된 바와 같이, 한 변이 F인 정사각형 개구부를 갖는 레지스트 패턴이 실리콘 기둥(106)에 대해 (1/2)F의 오버랩을 갖는 방식으로 형성되고, 이를 마스크로 사용하여, 실리콘 기둥(106)의 절반과 채워진 폴리실리콘(116)의 마스크 개구부에서의 노출 부분이 에칭된다.
이어서, 도 21에 도시된 바와 같이, 소자 분리 내전압(element isolation withstand voltage)을 증진시키기 위해, 붕소 이온이 트렌치 바닥 부분에 주입되어 p+층(117)을 제공한다. 이전 공정에 의해 절반이 된 실리콘 기둥(106)은 (106')으로 나타내어짐을 주목해야 한다.
이어서, 도 22에 도시된 바와 같이, 전체 표면에는 실리콘 산화막(110)이 피착되고, CMP 방법에 의해 실리콘 기둥(106')에서 산화막(114)의 상부 표면까지 평탄화된다. 결과적인 구조는 도 23a 및 도 23b에 도시된 바와 같다.
이어서, 도 24에 도시된 바와 같이, 폴리실리콘(116') 및 SiN(118)이 순차적으로 피착되고, 워드선으로 동작하는 게이트가 패턴화된다. 워드선의 저항을 더 낮추기 위해, 폴리실리콘(116')과 SiN(118) 사이에 WSi 또는 금속 물질을 피착하는 것이 가능하다. 실리콘 기둥 사이의 공간에서 상하 방향으로 (도면에서) 워드선이 놓여지게 하기 위해, 레지스트(120)가 패턴화되고, 이를 마스크로 사용하여, SiN막(118), (WSi), 및 폴리실리콘(116')은 RIE 공정리에 의해 순차적으로 에칭된다. 그렇게 함으로써, 폴리실리콘(116')은 워드선으로 가공 처리되지만, 게이트(116)에 일체화 유닛으로 만들어지므로, 이후에는 워드선과 게이트가 함께 (116)으로 표시된다.
레지스트(120)를 제거한 이후에는 도 25에 도시된 바와 같이, SiN이 피착되고 RIE 방법에 의해 에칭되어, SiN(122)은 워드선(116)의 노출 측면을 매립할 수있다. 그렇게 함으로써, 게이트 전극의 가공 처리가 완료된다. 그러나, 이 경우에는 메모리 셀 영역 뿐만 아니라 주변 회로의 트랜지스터도 동시에 형성될 수 있다.
이후에는 실리콘 산화막(124)이 전체 표면에 피착되어 저장 노드 접촉부를 형성하고, CMP 방법에 의해 평탄화된다. 이어지는 공정은 도 12에 도시된 제1 실시예와 똑같다.
상기 제조 공정에 의해, 제1 실시예의 경우에서와 같이 4F2형 메모리 셀을 형성하는 것이 가능하다.
(제3 실시예)
제3 실시예의 메모리 셀은 도 1a에 도시된 종래 기술과 똑같은 등가 회로를 가지며, 캐패시터의 플레이트 전극에 일정한 전압이 인가되는 종류이다. 그러나, 이 경우에는 소위 주변 게이트형 수직 트랜지스터(surrounding gate type vertical transistor)가 사용되며, 이 트랜지스터에서는 실리콘 기둥의 측면이 모두 게이트 전극으로 둘러싸이고, 실리콘 기둥의 상부측에 형성된 비트선이 플러그를 통해 트렌치 바닥에 연결된다.
도 26a 및 도 26b는 본 발명의 제3 실시예에 따른 메모리 셀의 평면 배치도 및 단면도이다. 이 구조가 채택되더라도, 점유 면적 4F2의 메모리 셀을 실현하는 것이 가능하다. 이 메모리 셀의 제조 공정을 설명한다. 실시예를 쉽게 이해할 수 있도록, 제1 실시예에 도시된 것에 대응하는 부분 또는 영역을 나타내는 데는 똑같은 참고번호가 사용된다.
먼저, 도 27에 도시된 실리콘 기둥(106)은 도 4a에 도시된 제1 실시예에서와 똑같은 방식으로 형성된다. 즉, 약 10nm의 버퍼 산화막(102)이 p형 실리콘 기판(101)의 표면에 형성되고, 약 200nm의 SiN막(103)이 피착되고, 이어서 SiN막(103)의 표면에 레지스트(151)를 코팅한다. 도 4b의 경우에서와 같이, 최소 가공 치수 F를 갖는 정사각형은 리소그래피 기술을 이용한 패턴화 공정을 사용하여 치수 F의 간격으로 형성된다. 이어서, SiN막(102), 버퍼 산화막(103), 및 실리콘 기판(101)의 표면 부분이 순차적으로 에칭되어 실리콘 트렌치(105)를 제공한다. 레지스트(151)의 에칭 이후에는 As 이온이 주입되어 수직형 트랜지스터의 소스/드레인으로 동작하는 트렌치 바닥에 n+층(109)을 제공한다.
이어서, 도 28b에 도시된 바와 같이, 측면방향으로 인접한 2개의 실리콘 기둥에 대해 절반이 오버랩되게 레지스트(153)가 형성되고, 이를 마스크로 사용하여, 레지스트(153)로 매립되지 않은 트렌치 바닥에 있는 n+확산층(109)을 제거하는 것을 가능하게 하는 깊이로 실리콘 기판(101)의 표면이 에칭된다. 이후에는 붕소 이온이 주입되어, 소자가 분리되도록 노출된 트렌치 바닥에 p+확산층(117)을 형성한다. 이어서, 레지스트(153), SiN층(103), 및 버퍼 산화막(102)이 제거된다.
도 28b에서는 레지스트(153)를 마스크로 사용하여, 트렌치 바닥에 n+확산층(109)이 남겨져서 이들 인접한 메모리 셀 사이에서 공유되는 소스/드레인층(불순물층)으로 동작함을 주목한다.
이어서, 도 29에 도시된 바와 같이, 전체 표면에 실리콘 산화막(108)이 피착되고, 그 상부 부분은 연관된 트렌치를 실리콘 산화막(108)으로 채우도록 CMP 방법에 의해 에칭백(etch-back) 된다. 또한, 도 30a 및 도 30b에 도시된 바와 같이, 실리콘 산화막(108)은 연관된 트렌치 바닥에만 실리콘 산화막(108)을 남기도록 RIE 공정에 의해 더 에칭백 된다. 평면 상태로 관찰되는 이 상태는 도 30b에 도시된다.
이어서, 실리콘 기둥의 측면 및 상부면에 있는 본래의 산화막이 제거되어 실리콘 표면을 노출시키고, 게이트 절연막(114)이 도 31에 도시된 바와 같이 형성된다. 이어서, 게이트 전극으로 동작하는 폴리실리콘막(116)이 전체 표면상에 피착된다.
이어서, 도 32b에 도시된 바와 같이, 실리콘 기둥(106)의 상하 방향 공간에 (도면에서) 레지스트(159)가 형성된다. 이때, 도 32b에서 선 32A - 32A를 따라 취해진 단면이 도 32a에 도시되고, 이는 도 31에 도시된 것과 다르다.
레지스트(159)를 마스크로 사용하여 폴리실리콘막(116)이 에칭될 때, 게이트 전극은 도 33a에 도시된 바와 같이 실리콘 기둥(106)의 외부 주변 측벽에 남아있고, 도 33c에 도시된 바와 같이, 워드선이 33A - 33A선의 방향으로 연결된 게이트 전극으로 형성될 수 있다. 도 33b는 도 33c에서 선 33B - 33B를 따라 취해진 단면도이다. 이때, 레지스트 패턴이 주변 회로부 (도시되지 않은)의 트랜지스터 형성 영역에 남겨지면, 종래 트랜지스터의 폴리실리콘 게이트 전극은 실리콘 기판의 상부 표면 부분에 형성될 수 있다. 이후에는 As 이온이 전체 표면에 주입되어, 실리콘 기둥(106)의 상부면에 n+확산층(109')이 형성된다.
이어서, 도 34에 도시된 바와 같이, 실리콘 산화막(111)이 전체 표면에 피착되고, 트렌치를 산화막으로 채우도록 평탄화된다. 도 34는 도 33c에서 선 33B - 33B를 따라 취해진 단면에 대응하는 단면도임을 주목한다.
이어서, 전체 표면에는 레지스트(121)가 형성되고, 도 35b에 도시된 바와 같이 패턴화가 실시된다. 이때, 도 35b에서 선 35A - 35A를 따라 취해진 단면도는 도 35a에 대응한다. 레지스트(121)를 마스크로 사용하여, 실리콘 산화막(111)은 RIE 에칭에 의해 가공된다. 이때, 에칭은 트렌치 바닥에 있는 n+확산층(109)이 노출되는 단계에서 중단된다. 그렇게 함으로써, 트렌치 바닥에 있는 n+확산층(109)에서만 접촉이 형성될 수 있다.
이후에는 홀의 측면에 있는 폴리실리콘이 열적으로 산화된다. 이때, 트렌치 바닥에 있는 n+확산층도 또한 산화되지만, 실리콘 산화막의 RIE 에칭을 실행함으로써, 접촉부는 절연 상태인 게이트 폴리실리콘과 자기 정렬되는 방식으로 n+확산층(109)에 형성될 수 있다.
이어서, 도 36에 도시된 바와 같이, 폴리실리콘막(128)은 전체 표면에 형성되고, CMP 방법에 의해 폴리실리콘막으로 이전 단계에서 형성된 홀을 채우도록 평탄화된다 (도 37).
도 36 내지 도 41은 도 35a의 단면과 똑같은 평면을 따라 취해진 단면임을 주목한다.
이어서, 도 38에 도시된 바와 같이, 실리콘 산화막(113)이 피착되고, 그 위에는 실리콘 산화막(111)의 폭과 정렬되고 종이에 수직 방향으로 확장된 상태로 선과 같은 레지스트 마스크(153)가 형성된다.
이어서, 도 39에 도시된 바와 같이, 레지스트(153)를 마스크로 사용하여, 실리콘 산화막(163)이 RIE 에칭에 의해 가공되고, 폴리실리콘층(128)을 노출시키고 홈을 제공하도록 에칭이 실행된다. 이어서, 전체 표면에는 SiN이 얇게 피착되고, RIE 에칭에 의해, SiN막(123)이 홈의 측면에 형성된다.
이어서, W막이 전체 표면에 피착되고, 이를 CMP에 의해 평탄화하고 RIE 에칭에 의해 에칭백 공정을 실행함으로써, 비트선으로 동작하는 W막(115)이 형성된다. 이어서, 도 40에 도시된 바와 같이, SiN막(119)이 다시 피착되고, 이를 CMP 방법에 의해 평탄화함으로써, W막(115)의 상부 부분으로 채워진다. 그렇게 함으로써, 도 41에 도시된 바와 같이, 비트선으로 동작하는 W막(115)이 SiN막 (123, 119)으로 둘러싸이도록 형성된다.
이후에는 실리콘 산화막(124)이 피착되고, 실리콘 기둥(106)의 상부 표면에 개구부를 갖는 레지스트 마스크가 형성된다. 이를 마스크로 사용하여, 실리콘 산화막(124)은 개구부를 제공하도록 에칭된다. 이때, 실리콘 산화막의 에칭은 비트선 주위의 SiN막 (123, 119)이 에칭되지 않는다는 조건하에서 실행된다.
이어서, 도 42a에 도시된 바와 같이, 불순물-도핑 폴리실리콘이 상술된 개구부으로 채워져, 이미 형성된 폴리실리콘 플러그(128)와 일체화된다. 또한, 상부면이 평탄화된다. 비록 도 42a는 도 42b에서 선 42A - 42A를 따라 취해진 단면을 도시하지만, 폴리실리콘 플러그(128)는 이미 일체화된 형태로 도시됨을 주목하여야 한다. 이어지는 공정은 제1실시예의 도 14에 도시된 것과 똑같다. 도 15a 및 도 15b의 공정에서는 레지스트(138)를 사용하여 플레이트 전극 (134, 136)을 선형 상태로 패턴화할 필요가 없음을 주목하여야 한다.
상기와 같은 제조 공정에 의해, 플레이트 전압에 일정한 전압이 인가되는 회로 시스템에서 4F2형 메모리 셀을 형성하는 것이 가능하다.
(제4 실시예)
제4 실시예의 메모리 셀은 또한 도 1a에 도시된 종래 기술과 똑같은 것의 등가 회로를 가지며, 캐패시터의 플레이트 전극에 일정한 전압이 인가되는 종류이지만, 이는 또한 실리콘 기둥의 근원 영역(root region) 주위의 트렌치 바닥측에 n+ 확산층이 형성되고, 실리콘 기둥의 상부측에 형성된 비트선으로의 연결을 위한 연결선이 그에 연결되는 종류이다.
도 43a는 제4 실시예에 따른 메모리 셀의 평면 배치도이고, 도 43b는 단면도를 도시한다. 이러한 구조가 채택되더라도, 점유 면적 4F2의 메모리 셀을 실현하는 것이 가능하다. 이후에는 쉽게 이해할 수 있도록 제1 실시예에 도시된 것에 대응하는 부분이나 영역을 가리키는데 똑같은 참고번호가 사용됨을 주목하면서, 이 메모리 셀의 제조 공정이 설명된다.
먼저, 제1 실시예의 도 4a 및 도 4b의 경우에서와 같이, 도 44에 도시된 실리콘 기둥(106)이 형성된다. 즉, 약 10nm의 버퍼 산화막(102)이 p형 실리콘 기판(101)의 표면에 형성되고, 약 200nm SiN막(103)이 표면에 피착되고, 이어서 레지스트(104, 도시되지 않음)가 표면에 코팅된다. 최소 가공 치수 F의 정사각형은 리소그래피 기술을 사용하여 도 4b의 경우에서와 같이 패턴화에 의해 형성된다. 이어서, SiN막(103), 버퍼 산화막(102), 및 실리콘 기판(101)의 표면 부분이 순차적으로 에칭되어 실리콘 트렌치(105)를 제공한다. 이어서, As 이온이 주입되어, 실리콘 트렌치의 바닥측에만 n+확산층(109)을 형성한다. 이후에는 실리콘 트렌치의 공간의 약 절반인 두께를 갖는 산화막이 균일하게 피착되고, RIE 공정에 의해 에칭되어 실리콘 기둥(106)의 측벽에만 실리콘 산화막(161)을 제공한다.
이어서, 도 45a 및 도 45b에 도시된 바와 같이, 레지스트 마스크(153)는 도 45b에 도시된 바와 같이 실리콘 기둥(106)에 대해 절반이 오버랩되게 그리고 도 45a에서 측면방향으로 인접한 2개의 실리콘 기둥(106)을 매립하도록 형성된다. 실리콘 기둥(106)의 상부면 위에 있는 레지스트(153) 및 SiN막(103)과 실리콘 기둥(106)의 측벽에 있는 실리콘 산화막(161)을 마스크로 사용하여, 실리콘 기판은 RIE 공정에 의해 에칭되고, 이때, 에칭은 실리콘 트렌치의 바닥 부분에 있는 연관된 n+형 확산층이 제거되도록 하기에 충분히 깊은 레벨로 행해진다.
도 45b에서, 레지스트(153)로 마스크되어 레지스트(153) 아래에 남겨진 n+확산층(109)은 각 인접한 메모리 셀에 의해 공유되는 소스/드레인층 (불순물층)으로 동작한다.
이어서, 도 46에 도시된 바와 같이, 붕소 이온이 주입되어, 실리콘 트렌치의 바닥에 소자 분리 p+층(117)을 형성한다. 도 46b는 이때 도전성 종류에 대한 실리콘 기판의 평면 배치도를 도시한다. n+확산층은 실리콘 기둥(106)의 트렌치 바닥측 주위에 형성되고, 인접한 2개의 고리형 확산층이 트렌치 바닥 위치에서 연결되도록 구성된다.
이어서, 도 47에 도시된 바와 같이, 실리콘 산화층(135)은 실리콘 산화층으로 실리콘 트렌치를 채우도록 전체 표면에 피착되고, 그 표면은 CMP 방법에 의해 평탄화된다.
이어서, 도 48에 도시된 바와 같이, 상호 인접하는 4개의 실리콘 기둥(106) 중 좌측 2개 실리콘 기둥의 상부 우측 부분을 노출시키는 개구부를 갖는 레지스트 마스크(137)가 형성되고, 이를 사용하여, 실리콘 산화막(135)이 RIE 공정에 의해 에칭된다. 이 마스크(137)는 2-셀-1-비트선 구성의 메모리 셀에서 사용되기 위한 것이고, 1-셀-1-비트선 구성에서는 모두 4개의 실리콘 기둥 중 상부 우측 부분에 개구부를 갖는 마스크가 사용될 수 있다. 이 경우에는 실리콘 트렌치 바닥에서 두 실리콘 기둥의 n+확산층을 함께 연결시키는 n+확산층의 형성을 생략하는 것이 가능하다.
도 49는 RIE 공정에 의해 실리콘 산화막(135)에 홀(139)이 형성된 상태를 도시한다. 홀(139)은 n+확산층(109)에까지 이르는 바닥면을 갖도록 형성된다. 이어서, 레지스트 마스크(137)를 제거한 이후에는 As 이온이 주입되어, 실리콘 기둥(106)의 상부면에 n+확산층(109')을 형성한다.
이어서, 도 50에 도시된 바와 같이, 실리콘 기둥(106)의 측면에 절연막을 형성하기 위해, 실리콘 산화막(141)은 홀(139)의 지름의 1/3 이하에 대응하는 두께로 피착되고, 이 막을 RIE 공정에 의해 에칭함으로써, 실리콘 산화막(141)은 홀(139)의 측면에만 남겨진다.
이때 형성된 홀에는 불순물-도핑 폴리실리콘(143)이 도 51a에 도시된 바와 같이 채워지고, 그 표면은 CMP 방법에 의해 평탄화된다. 그렇게 함으로써, 실리콘 트렌치 바닥측에 있는 n+확산층(109)은 플러그(143)를 통해 실리콘 기둥의 상부면 위치에 연결될 수 있다. 도 51b는 이때 트렌치 바닥에 확산층이 배열된 상태를 도시한다. 이 방식으로, 고리형 n+확산층은 실리콘 기둥을 둘러싸도록 형성되고, 그 n+확산층으로 인접한 고리형 n+확산층에 연결되도록 구성된다.
이어서, 도 52에 도시된 바와 같이, 개구부(113)를 갖는 레지스트 마스크(112)는 실리콘 기둥(106)을 절반 만큼 노출시키도록 형성되고, 이를 마스크로 사용하여, 실리콘 산화막 (161, 135)이 에칭되어 실리콘 기둥(106)의 측벽을 노출시킨다.
이어서, 도 53a에 도시된 바와 같이, 노출된 실리콘 기둥(106)의 측벽에는게이트 산화막(114)이 형성된다. 형성된 홀에는 불순물-도핑 폴리실리콘(116)이 채워지고, 폴리실리콘(116')은 폴리실리콘(116)에 연결되도록 피착되어 워드선을 형성한다. 이때, 워드선(116')의 상부면 및 측면에는 SiN (122, 118)이 피착되고, 플러그가 실리콘 기둥의 상부 표면에 형성될 때, 플러그가 워드선과 단락되지 않도록 형성된다. 도 53b는 이때 트렉치 바닥의 확산층, 워드선, 게이트 전극 등의 배치 상태를 도시한다.
이어서, 도 54에 도시된 바와 같이, 실리콘 산화막(111)이 피착되고, CMP 방법에 의해 평탄화된다. 도 54는 도 53b에서 선 54 - 54를 따라 취해진 단면에 대응함을 주목한다. 접촉홀은 비트선 접촉 플러그(143)의 상부측에 있는 실리콘 산화막(111)에서 리소그래피 기술에 의해 개방되고, 이는 제2 비트선 접촉 플러그(145)를 제공하도록 불순물-도핑 폴리실리콘으로 채워진다. 이때, 제2 비트선 플러그(145)가 워드선에 대해 자기 정렬되게 형성하기 위하여, 실리콘 산화막(111)은 SiN층 (122, 118)에 대해 더 큰 선택비(selectivity)가 얻어지는 조건하에서 RIE 공정에 의해 에칭된다.
이어서, 도 55에 도시된 바와 같이, 비트선(115)은 제2 비트선 플러그(145)에 형성된다. 비트선(115)의 형성은 제3 실시예의 도 39 내지 도 41과 연관되어 설명된 방법에 의해 실행될 수 있다. 이어서, 제3 실시예의 도 42의 경우에서와 같이, 실리콘 산화막(124)이 피착되고, 저장 노드 접촉홀이 실리콘 기둥(106)의 상부측에 형성되고, 저장 노드 접촉 플러그(128)를 제공하도록 폴리실리콘이 그에 채워진다.
이어지는 공정은 도 15의 공정에서 레지스트(138)를 사용하여 플레이트 전극 (134, 136)을 선형 구성으로 패턴화할 필요가 없음을 주목하면, 제1 실시예의 도 14 이하와 똑같다.
상술된 제조 공정에 의해, 제3 실시예와 유사한 4F2형의 메모리 셀을 형성하는 것이 가능하다.
(제5 실시예)
제4 실시예에서는 비록 비트선 접촉이 트렌치 바닥에서 (도 51b를 참고) 2 비트 당 하나의 비율로 또는 1 비트 당 하나의 비율로 형성되지만, 트렌치 바닥에서의 n+확산층의 형성은 2-비트 공유 관계로, 또한 다중비트 공유 관계로 이루어질 수 있다. 도 5의 실시예는 이러한 예를 도시하고, 접촉 형성부의 크기는 가공 공정이 쉽게 행해질 수 있도록 하기 위하여 증가된다.
도 56에 도시된 바와 같이, 트렌치 바닥의 n+확산층 (불순물층)(202)은 많은 실리콘 기둥에 대해 절반이 오버랩되도록 패턴화된다. 그렇게 함으로써, n+확산층(202) (예를 들어, 도 45a 및 도 45b를 참고)에 공유되게 모든 연관된 실리콘 기둥(201)을 연결시키는 것이 가능하다. 그러나, 확산 저항이 트랜지스터의 ON 저항 보다 큰 경우, 메모리 기록/판독 속도는 확산 저항으로 인하여 더 느려진다. 이 경우, 평행하게 연결된 실리콘 기둥(201)의 수는 예를 들어, 접촉 당 5 또는 10으로 제한될 수 있다.
상술된 구성에 따르면, 접촉부(203)의 공간이 더 커지더라도, 셀 크기는 셀 당 1/5, 1/10이 되므로 증가되지 않는다. 더 큰 접촉부(203)가 채택되면, 비트선 방향으로 실리콘 기둥(201)의 어레이 피치 (array pitch) (정상 피치)는 접촉(203) 위치에서 더 커지고, 즉 더 넓어져서, 그 위치에서는 느슨한 피치가 포함된다.
(제6 실시예)
제1 내지 제5 실시예에서는 비록 리소그래피 공정이 한변이 F인 홀에 대해 F의 간격으로 실행되지만, 4F2셀 크기는 이 방법으로 더 낮은 제한치를 제공한다. 제6 실시예는 4F2이하의 셀 크기를 제조할 수 있는 제조 방법을 제공한다.
도 57a 및 도 57b는 각각 제6 실시예의 제조 방법을 설명하기 위한 모델도를 도시하고, 2F의 간격으로 0.5F-크기의 실리콘 기둥(301)을 패턴화할 수 있는 노광 수단이 사용된다. 보다 상세히 언급되는 바와 같이, 한 변이 F로 주어진 정사각형 개구부를 갖는 노출 마스크를 사용하더라도, 레지스트의 광감 또는 전개 조건을 적절하게 선택함으로써, 0.5F 크기의 레지스트 마스크를 형성하는 것이 가능하다.
이는 상술된 리소그래피 기술 노광 수단을 사용하여 십자선 마스크 (reticle mask)의 상대적인 위치로 노광을 2회 실행하고 도 57b에 도시된 하부 우측 대각선 방향에서F의 간격으로 웨이퍼를 쉬프트시킴으로써 실현될 수 있다. 이 경우, 실리콘 기둥(301)의 피치는 대각선 방향으로F가 되어, 메모리 크기는 2F2이 된다. 이때, 정렬 정확도는 노광 장치의 스테핑 (stepping) 정확도에 의해 결정되고, 현재 상태에서는 15 내지 20nm 정도이다. 예를 들어, 0.1㎛의 설계 규칙을 사용할 때의 F가 100nm이므로, 위치 에러가 20%내에 든다고 말할 수 있다.
이 경우, 다수의 실리콘 기둥(301)을 형성하기 위해, 실리콘 기판에 있는 격자형 어레이의 각 트렌치 폭이 A로 주어지고 실리콘 기둥이 길이 B인 변을 갖는 정사각형으로 구성되면, A + B = 2F이고, 제1 내지 제4 실시예는 A = B에 대응한다. 제6 실시예에서는 A = 3B이고 F = 2B이다. 그래서, 도 57b에서의 이동 거리F는 21.5B가 된다.
똑같은 칩에 크기 에러가 있더라도, 똑같은 마스크를 사용하여 이동된 이후에는 노광시에 똑같은 노광이 이루어져 에러가 더 적게 포함된다. 이 방법을 여러번 반복함으로써, 이론적으로 F2, 0.5F2의 셀 크기를 얻는 것이 가능하다. 이때, 메모리 셀 어레이의 노광시 이동 방향에 90˚ 수직인 대각선의 양 끝부분에서는 메모리 셀이 패턴화되지 않는다 (도 57b에서 위치 x). 그래서, 메모리 셀 어레이 중 최상부/최하부 또는 최우측/최좌측 선은 더미 (dummy) 패턴으로 사용될 수 있다.
본 발명에 따르면, 상기에 설명된 바와 같이, 수직형 트랜지스터를 사용함으로써, 4F2이하의 크기를 갖는 매우 작은 메모리 셀을 얻는 것이 가능하다. 수직형 트랜지스터가 스택형 메모리 셀의 사용으로 얻어지는 경우, 실리콘 기둥 아래에 형성된 소스/드레인을 비트선에 연결시킬 필요가 있다. 그러나, 종래 기술에서는 실리콘 기둥 아래로 비트선 물질을 채우는 것과 같은 복잡한 공정을 채택하는 것이 필요하다. 본 발명에 따르면, 간단히 종래 기술에서 소자 분리 STI (shallow trench isolation) 처리를 약간 변화시킴으로써, 비트선이 실리콘 기둥의 상부측에 형성되어 종래 공정과 비교해 더 나은 정합이 얻어지는 것이 가능하다. 그래서, 더 짧은 공정으로 저가의 DRAM을 실현하는 것이 가능하다.
상술된 실시예에서는 비록 제1 도전형 및 제2 도전형이 p형 및 n형으로 사용되었지만, 이들을 각각 n형 및 p형으로 대치하는 것이 가능하다.
종래 기술에 숙련된 자에게는 추가 이점 및 변형이 쉽게 이루어지게 된다. 그러므로, 본 발명은 더 넓은 의미에서 여기에 설명되고 도시된 특정한 상세 내용 및 대표적인 실시예에 제한되지 않는다. 따라서, 첨부된 청구항 및 그와 동일한 내용에 의해 정의된 바와 같은 일반적인 발명 개념의 의도 및 범위에서 벗어나지 않고 다양한 수정이 이루어질 수 있다.

Claims (21)

  1. 주요 표면을 갖는 실리콘 기판;
    상기 실리콘 기판의 주요 표면에 형성되는 다수의 실리콘 기둥;
    상기 각 실리콘 기둥의 측면에 형성된 다수의 트랜지스터; 및
    각각 2개의 전극을 갖고, 상기 두 전극 중 하나가 제1 불순물층에 연결되는 다수의 캐패시터를 구비하고,
    상기 다수의 트랜지스터 각각은,
    상기 실리콘 기둥들 중 대응하는 것의 상부면에 형성되어 소스 및 드레인 중 하나로 동작하는 제1 불순물층,
    상기 실리콘 기둥들 중 대응하는 것에 인접한 트렌치의 바닥에 형성되어 상기 소스 및 드레인 중 다른 하나로 동작하고, 나머지 트랜지스터들의 제2 불순물층과 함께 일정한 전압 단자에 연결된 제2 불순물층,
    상기 제1 불순물층과 상기 제2 불순물층 사이에서 상기 실리콘 기둥들 중 대응하는 것의 측면에 형성되는 채널 부분,
    상기 채널 부분에 형성되는 게이트 절연막, 및
    그 사이에 상기 게이트 절연막이 삽입되어 상기 채널 부분 위에 형성되는 게이트 전극을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 다수의 캐패시터는 상기 다수의 실리콘 기둥상에 형성되고, 상기 각 캐패시터는 상기 제1 불순물층에 연결되며 하나의 전극이 되는 캐패시터 전극, 상기 캐패시터 전극에 형성된 유전체막, 및 상기 유전체막을 통해 상기 캐패시터 전극과 마주대하는 저장 전극을 갖는 스택형 캐패시터인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 스택형 캐패시터는 상기 각 실리콘 기둥의 상부면과 거의 똑같은 평면 크기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 불순물층을 상기 반도체 기판의 주요 표면으로 내놓도록 구성된 연결선을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 주요 표면에서 x 방향 및 상기 x 방향에 거의 직교하는 y 방향으로 확장된 격자형 트렌치를 가지며, 상기 트렌치의 폭이 A인 제1 도전형의 실리콘 기판;
    상기 기판의 주요 표면에 형성되고 상기 트렌치에 의해 규정되는 정사각형 상부면을 가지며, 상기 정사각형 상부면의 한변 길이가 B인 다수의 실리콘 기둥;
    상기 각 실리콘 기둥의 측면에 각각 형성되는 다수의 트랜지스터; 및
    각각 2개의 전극을 갖고, 상기 두 전극 중 하나가 제1 불순물층에 연결되는다수의 캐패시터를 구비하고,
    상기 다수의 트랜지스터 각각은,
    상기 실리콘 기둥들 중 대응하는 것의 정사각형 상부면에 형성되어 소스 및 드레인 중 하나로 동작하는 제1 불순물층,
    상기 실리콘 기둥들 중 대응하는 것에 인접한 트렌치의 바닥에 형성되어 상기 소스 및 드레인 중 다른 하나로 동작하는 제2 불순물층,
    상기 제1 불순물층과 상기 제2 불순물층 사이에서 상기 실리콘 기둥들 중 대응하는 것의 측면에 형성되는 채널 부분,
    상기 채널 부분상에 형성되는 게이트 절연막, 및
    그 사이에 상기 게이트 절연막이 삽입되어 상기 채널 부분 위에 형성되는 게이트 전극을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 트렌치의 폭 A는 상기 각 실리콘 기둥의 상부면의 변 길이 B와 똑같은 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 다수의 캐패시터는 각각 상기 다수의 실리콘 기둥상에 형성되고, 상기 각 캐패시터는
    상기 제1 불순물층에 연결되어 하나의 전극이 되는 캐패시터 전극,
    상기 캐패시터 전극상에 형성된 유전체막, 및
    상기 유전체막을 통해 상기 캐패시터 전극과 마주대하는 저장 전극
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 스택형 캐패시터는 상기 실리콘 기둥의 상부면 크기와 거의 똑같은 평면 크기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서,
    상기 트랜지스터들 중 인접한 것의 상기 제2 불순물층에 연결되는 상기 제2 불순물층을 상기 반도체 기판의 주요 표면으로 내놓도록 구성된 연결선을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 실리콘 기판의 주요 표면 위에 형성된 비트선을 더 구비하고,
    상기 연결선은 상기 트렌치의 바닥에 있는 상기 제2 불순물층에서 상기 트렌치의 상부측으로 확장되어 상기 비트선에 연결되도록 상기 트렌치에 절연되게 매립되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 게이트 전극은 상기 실리콘 기둥들 중 대응하는 것을 둘러싸도록 형성되고, 한 방향으로 정렬된 상기 실리콘 기둥들의 상기 게이트 전극들이 한 워드선을 형성하도록 연속하여 연결될 때, 상기 연결선은 상기 실리콘 기둥들 중 서로 인접한 4개의 실리콘 기둥으로 둘러싸인 중심 영역에 있는 상기 트렌치내에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 게이트 전극은 상기 실리콘 기둥들 중 대응하는 것의 한 측면에 형성되고, 한 방향으로 정렬된 상기 실리콘 기둥들의 상기 게이트 전극들이 한 워드선을 형성하도록 연속하여 연결될 때, 상기 연결선은 상기 실리콘 기둥들 중 대응하는 것의 상기 한 측면에 인접한 또 다른 측면을 따라 상기 트렌치내에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 비트선의 확장 방향에 있는 상기 실리콘 기둥들의 정렬 피치는 상기 제2 불순물층이 상기 트렌치의 바닥에서 상기 연결선에 연결되는 위치에서 느슨해지는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제5항에 있어서,
    상기 제2 불순물층은 상기 실리콘 기둥들 중 대응하는 것 주위에서 밴드형구성으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제5항에 있어서,
    상기 제2 불순물층은 상기 트렌치의 바닥에서 인접한 3개 이상의 상기 실리콘 기둥에 대해 통합되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제5항에 있어서,
    상기 다수의 실리콘 기둥은 매트릭스 형태의 어레이를 형성하고, 상기 매트릭스 형태의 대각선에서 양 모서리에 있는 한쌍의 상기 실리콘 기둥은 결여되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  17. 반도체 메모리 장치를 제조하는 방법에 있어서,
    다수의 실리콘 기둥을 형성하는 마스크를 사용하여, 제1 도전형의 반도체 기판의 주요 표면에 다수의 실리콘 기둥을 형성하는 단계 - 상기 각 실리콘 기둥은 x 방향 및 상기 x 방향에 거의 직교하는 y 방향으로 확장된 격자형 트렌치에 의해 규정되는 한변 길이 B의 정사각형 구성을 가지며, 상기 트렌치는 폭 A를 가짐 -;
    상기 실리콘 기둥들의 상부 표면과 트렌치의 바닥에 제2 도전형인 다수의 불순물층을 형성하는 단계;
    게이트 절연막을 통해 x 방향으로 형성된 상기 트렌치와 마주 대하는 상기 실리콘 기둥의 각 측면에 게이트 전극을 형성하는 단계; 및
    한변 길이 B의 정사각형 평면 구성을 갖고, 상기 y 방향으로 상기 실리콘 기둥의 상부면 바로 위에 형성된 일부분을 적어도 포함하여 상기 x 방향으로 상기 각 실리콘 기둥의 상부 표면과 정렬되는 캐패시터를 형성하는 단계를 구비하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서,
    상기 다수의 실리콘 기둥을 형성하는 단계는 B = A로 설정된 마스크를 사용하여 상기 실리콘 기둥들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제17항에 있어서,
    상기 다수의 실리콘 기둥을 형성하는 단계는
    B = A/3로 설정된 마스크를 사용하여 제1 노광을 실행하는 단계, 및
    상기 x 방향 또는 y 방향에 대해 거의 45°인 방향으로 21.5B 만큼 상기 마스크를 쉬프트함으로써 제2 노광을 실행하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서,
    상기 캐패시터를 형성하는 단계는
    각각 한변 길이 B = A/3의 정사각형 구성을 갖는 캐패시터들에 대해 마스크를 사용하여 제1 노광을 실행하는 단계, 및
    상기 x 방향 또는 y 방향에 대해 거의 45°인 방향으로 21.5B 만큼 상기 마스크를 쉬프트함으로써 제2 노광을 실행하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제17항에 있어서,
    상기 트렌치의 바닥에 있는 상기 불순물층에 연결되어 상기 반도체 기판의 주요 표면으로 인출되는 연결선을 형성하는 단계를 더 구비하는 것을 특징으로 하는 방법.
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