JP5466818B2 - 半導体装置 - Google Patents
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Description
図1に示すように、シリコン基板1の主表面に形成された第1の導電型のゲート電極2を共有した複数の角柱縦型MOSトランジスタ3,4,5のゲート電極2の電位供給6が、角柱縦型MOSトランジスタの第1の角柱3,4,5と同時に形成され、かつ、一部分にゲート絶縁膜7を有しない、かつ、ゲート電極2の導電型と同じ第1の導電型である第2の柱8の拡散層22を介して行われていて、ゲート電極2への電位供給が、第2の柱8上にコンタクトされた電極・配線6により行なう構造とする。
第1の実施例の製法は、以下の通りである。
第1の実施例によれば、DRAMのセルトランジスタを縦型MOSトランジスタ3,4,5で構成し、シリコン柱8をワード線電位供給に利用できるので、以下のような効果がある。
図17に示すように、シリコン基板1の主表面に形成された第1の導電型のゲート電極2を共有した複数の角柱縦型MOSトランジスタ4,5のゲート電極2への電位供給6が、角柱縦型MOSトランジスタの第1の角柱4,5と同時に形成され、かつ、一部分にゲート絶縁膜7を有しない、かつ、ゲート電極2の導電型と同じ第1の導電型である第2の柱8の拡散層22を介して行われていて、ゲート電極の電位供給6が、第2の柱8下に形成された第1の導電型の拡散層32より行なわれ、ゲート電極の電位供給6用のコンタクト33が上記拡散層32に形成されている構造とする。なお、図17では、シリコン柱8上にサイドウオール26、エピタキシャル成長層27を同様に形成しているが、シリコン柱8上のマスク層12を除去せずに上部への不純物注入を行わず、サイドウオール26、エピタキシャル成長層27を形成しない構成や、上部への不純物注入を行った後、開口部を絶縁膜で埋め込み、サイドウオール26、エピタキシャル成長層27を形成しない構成としても問題はない。
第2の実施例の製法は、第1の実施例と同じであるが、上記図2で示した構造を図18に示した構造に置き換えることと、上記図4で示した構造を図19に示した構造に置き換えることと、上記図5で示した構造を図20に示した構造に置き換えることと、上記図6で示した構造を図21に示した構造に置き換えることにより実現できる。
第2の実施例によれば、第1の実施例と同様の効果を有する。なお、ゲート電極の電位供給6に必要な面積が増加するものの、コンタクト33の配置に自由度が増す。
次に第3の実施例は、図22に示すように、第1の導電型のゲート電極を共有した複数の角柱縦型MOSトランジスタ4,5のゲート電極2への電位供給が、角柱縦型MOSトランジスタ4,5の第1の角柱と同時に形成され、かつ、少なくとも一部分にゲート絶縁膜を有しない、かつ、ゲート電極の導電型と同じ第1の導電型である第2の柱8の拡散層22を介して行われていて、ゲート電極の電位供給が、第2の柱下に形成された第1の導電型の拡散層を共有した縦型MOSトランジスタ34を動作させることにより行なう構造とする。
第3の実施例の製法は、第1の実施例及び第2の実施例の製法を組み合わせたものであり、詳細は省略する。
第3の実施例によれば、第1の実施例と同様の効果を有する。なお、ゲート電極の電位供給6に必要な縦型MOSトランジスタ34分の面積が増加するものの、縦型MOSトランジスタ34の上部拡散層25からの電位供給が可能になるので配置に自由度が増す。
2・・・ゲート電極
3、4、5、34・・・縦型MOSトランジスタ
6・・・ワード線電位供給
7・・・ゲート酸化膜
8・・・第2の柱
11、13、15、24,28・・・シリコン酸化膜
12・・・シリコン窒化膜
16、19・・・レジスト膜
17・・・シリコン露出面
18・・・ゲート酸化膜
20、23・・・多結晶シリコン膜
21・・・下部拡散層
22・・・n型層
25・・・上部拡散層
26・・・サイドウォール
27・・・エピタキシャル成長層
29、33・・・電極
30・・・キャパシタ
31・・・プレート電位供給
32・・・下部拡散層と同じ導電型層
Claims (5)
- 第1の導電型のゲート電極を共有した複数の縦型MOSトランジスタを有する半導体装置であって、
該複数の縦型MOSトランジスタが、側面周囲に形成された第1のゲート絶縁膜を介して前記ゲート電極と側面周囲で対峙して成る第1の半導体柱を有し、
前記半導体装置は、第1の導電型であり、側面周囲に形成された第2のゲート絶縁膜を介して前記ゲート電極と側面周囲で対峙して成り、少なくとも一部分の前記第2のゲート絶縁膜を除去した部分で前記ゲート電極と接している第2の半導体柱を有し、
前記複数の縦型MOSトランジスタの共有されるゲート電極への電位供給が、前記第2の半導体柱を介して行われることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記複数の縦型MOSトランジスタの共有されるゲート電極への電位供給が、前記第2の半導体柱上にコンタクトされた電極・配線により行われていることを特徴とする半導体装置。
- 請求項1に記載の半導体装置において、前記複数の縦型MOSトランジスタの共有されるゲート電極への電位供給が、前記第2の半導体柱下に形成された第1の導電型の拡散層にコンタクトされた電極・配線により行われていることを特徴とする半導体装置。
- 請求項1に記載の半導体装置において、前記複数の縦型MOSトランジスタの共有されるゲート電極への電位供給が、前記第2の半導体柱下に形成された第1の導電型の拡散層を共有した縦型MOSトランジスタを動作させることにより行われていることを特徴とする半導体装置。
- 前記半導体装置は、第1の導電型のゲート電極を共有した複数の縦型MOSトランジスタからなるトランジスタ列が複数配置され、アレイ状に形成された半導体装置であって、各トランジスタ列と交差する行方向に、各トランジスタ列の一つのトランジスタ同士が、前記第1の半導体柱下に形成された第1の導電型の拡散層で接続され、各行方向でトランジスタ下にビットラインを構成していることを特徴する請求項1乃至4のいずれか1項に記載の半導体装置。
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