JP4658977B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4658977B2 JP4658977B2 JP2007021777A JP2007021777A JP4658977B2 JP 4658977 B2 JP4658977 B2 JP 4658977B2 JP 2007021777 A JP2007021777 A JP 2007021777A JP 2007021777 A JP2007021777 A JP 2007021777A JP 4658977 B2 JP4658977 B2 JP 4658977B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- gate electrode
- source
- region
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Description
本発明は、シリコン半導体基板に形成されるソース及びドレインの部分にシリコンの選択エピタキシャル成長技術を用いてシリコン層を成長させた構造のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを備えた構造においてソース及びドレインの部分の構造に非対称性を導入した半導体装置とその製造方法及び半導体記憶装置に関する。
近年、コンピューターや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路(以下、ＬＳＩと称する。)が採用されている。ＬＳＩの中でも、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの素子においては、急速な微細化が進み、これに伴ってＭＯＳトランジスタの所謂短チャネル効果が顕著になってきている。
そこで、短チャネル効果を抑制する手段の一つとして、ＭＯＳトランジスタのソース及びドレイン領域の上に、エピタキシャルシリコン層を選択エピタキシャル成長により形成し、このエピタキシャルシリコン層をソース及びドレイン領域として利用する技術が採用されている（特許文献１）。また、この技術においては、エピタキシャルシリコン層の厚みが大きいほど短チャネル効果が抑制されることも知られている。
そこで、短チャネル効果を抑制する手段の一つとして、ＭＯＳトランジスタのソース及びドレイン領域の上に、エピタキシャルシリコン層を選択エピタキシャル成長により形成し、このエピタキシャルシリコン層をソース及びドレイン領域として利用する技術が採用されている（特許文献１）。また、この技術においては、エピタキシャルシリコン層の厚みが大きいほど短チャネル効果が抑制されることも知られている。
また、素子分離絶縁膜で区画された半導体基板上の領域に、２つのＭＯＳトランジスタを配置し、各ＭＯＳトランジスタにエレベーテッド・ソース／ドレイン構造を採用し、ソース領域とドレイン領域のそれぞれの上にエピタキシャル層を設け、これらソース／ドレイン領域として機能するエピタキシャル層の表面位置を各ＭＯＳトランジスタのチャネルよりも高い位置に存在するようにした構造が知られている。（特許文献２参照）
特開２００５−２５１７７６号公報
特開２０００−２６０９５２号公報
しかし、従来のこの種のトランジスタの構造は、いずれにおいても半導体基板に形成したソース及びドレイン領域の拡散層構造は同一のものが一般的であった。即ち、ソースおよびドレイン領域の不純物プロファイルが同一であるので、ソース及びドレイン領域の電界強度が同一な構造とされている。
また、この種従来構造のトランジスタにおいて非対称構造を採用しようとすると、フォトリソグラフィ工程を追加し、例えばドレイン部のみを開口するレジストパターンを形成して、ドレイン部のみにイオン打ち込み法により不純物を導入する方法が考えられる。
しかしながら、この場合に工程数が増加し、コストが上昇するという問題と、ドレインの幅が小さい場合は高段差のレジストパターンの開口が必要になり、歩留まりが安定しないという問題がある。
また、この種従来構造のトランジスタにおいて非対称構造を採用しようとすると、フォトリソグラフィ工程を追加し、例えばドレイン部のみを開口するレジストパターンを形成して、ドレイン部のみにイオン打ち込み法により不純物を導入する方法が考えられる。
しかしながら、この場合に工程数が増加し、コストが上昇するという問題と、ドレインの幅が小さい場合は高段差のレジストパターンの開口が必要になり、歩留まりが安定しないという問題がある。
ところで、上述のＤＲＡＭなどの素子においては、ＭＯＳトランジスタの上にキャパシタ構造が配置され、ＭＯＳトランジスタとキャパシタ構造との間にワード配線とビット配線が縦横に配線される立体構造とされるため、ＭＯＳトランジスタとビット配線とのコンタクト部分及びＭＯＳトランジスタとキャパシタ構造とのコンタクト部分の双方に前述のソース及びドレイン領域からの同等の電界が印可されることとなる。ここでＤＲＡＭなどの素子構造の微細化が進められている現状では、ＭＯＳトランジスタ、ビット配線などの各種配線、キャパシタ構造がいずれも微細化されて各構成部分が近接配置される状況になってきているので、ＤＲＡＭの動作上必須とされるリフレッシュ動作の際に各種配線に寄生する容量が増加する傾向となり、リフレッシュ特性において信号遅延の問題が生じてきている。
従って内部構造が微細化されているＤＲＡＭにおいてリフレッシュ特性の優れた構造が望まれている。
従って内部構造が微細化されているＤＲＡＭにおいてリフレッシュ特性の優れた構造が望まれている。
本発明は、以上のような事情に鑑みてなされたもので、ソース部及びドレイン部にシリコンの選択エピタキシャル成長技術を用いてシリコン層を形成したＭＯＳトランジスタの構造においてソース部及びドレイン部の構造に非対称性を導入することにより、ホットキャリアの発生を抑制し、ホットキャリア耐性を向上させた半導体装置及びその製造方法を提供することを目的とする。
また、本発明は、複雑な工程を追加することなくリフレッシュ特性を優れさせた構造とすることができる半導体記憶装置の提供を目的とする。
また、本発明は、複雑な工程を追加することなくリフレッシュ特性を優れさせた構造とすることができる半導体記憶装置の提供を目的とする。
（１）本発明の半導体装置の製造方法は、半導体シリコン基板の活性領域上に複数のゲート電極を形成するとともに、前記ゲート電極に挟まれたソース領域及びドレイン領域に選択エピタキシャル成長法により同時にシリコン層を形成した後、前記シリコン層及び前記シリコン層を介して前記ソース領域及びドレイン領域に同時に不純物を注入することで、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を同時に形成するに際し、前記ドレイン領域を挟むゲート電極間の間隔を、前記ソース領域を挟む前記ゲート電極間の間隔よりも狭い間隔とすることで、前記ドレイン領域をなす前記活性領域の面積を、前記ソース領域をなす前記活性領域の面積よりも小さくすることにより、前記選択エピタキシャル成長法では、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記半導体シリコン基板表面から前記ドレイン部の上端までの高さを前記半導体シリコン基板表面から前記ソース部の上端までの高さよりも高くし、前記ゲート電極のうち、前記ドレイン部を挟む前記ゲート電極の一方を、ダミーゲート電極としたことを特徴とする半導体装置の製造方法。
（２）本発明の半導体装置の製造方法は、半導体シリコン基板上に、複数のゲート電極と、前記ゲート電極に挟まれたソース領域及びドレイン領域とを有する半導体装置の製造方法であって、前記ソース領域を挟む前記ゲート電極の間隔を第１の間隔に設定し、前記ドレイン領域を挟む前記ゲート電極の間隔を前記第１の間隔よりも狭い第２の間隔に設定する工程と、前記設定された間隔に基づき前記半導体シリコン基板上に前記複数のゲート電極を形成することで、前記ドレイン領域の面積を前記ソース領域の面積よりも小さくする工程と、選択エピタキシャル成長法を用い、前記ソース領域上及び前記ドレイン領域上に同時にシリコン層を積上げ形成する工程と、前記シリコン層及び前記シリコン層を介して前記ソース領域及び前記ドレイン領域に同時に不純物を注入することによって、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を形成する工程とを含み、前記選択エピタキシャル成長法によって、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記ドレイン部の上端を前記ソース部の上端よりも高く形成し、前記ゲート電極のうち、前記ドレイン部を挟む前記ゲート電極の一方を、ダミーゲート電極としたことを特徴とする半導体装置の製造方法。
（３）本発明の半導体装置の製造方法は、前記ソース部にはビット配線が接続され、前記ドレイン部にはキャパシタが接続されていることを特徴とする。
（４）本発明の半導体装置の製造方法は、前記ゲート電極は、ワード配線であることを特徴とする。
（２）本発明の半導体装置の製造方法は、半導体シリコン基板上に、複数のゲート電極と、前記ゲート電極に挟まれたソース領域及びドレイン領域とを有する半導体装置の製造方法であって、前記ソース領域を挟む前記ゲート電極の間隔を第１の間隔に設定し、前記ドレイン領域を挟む前記ゲート電極の間隔を前記第１の間隔よりも狭い第２の間隔に設定する工程と、前記設定された間隔に基づき前記半導体シリコン基板上に前記複数のゲート電極を形成することで、前記ドレイン領域の面積を前記ソース領域の面積よりも小さくする工程と、選択エピタキシャル成長法を用い、前記ソース領域上及び前記ドレイン領域上に同時にシリコン層を積上げ形成する工程と、前記シリコン層及び前記シリコン層を介して前記ソース領域及び前記ドレイン領域に同時に不純物を注入することによって、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を形成する工程とを含み、前記選択エピタキシャル成長法によって、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記ドレイン部の上端を前記ソース部の上端よりも高く形成し、前記ゲート電極のうち、前記ドレイン部を挟む前記ゲート電極の一方を、ダミーゲート電極としたことを特徴とする半導体装置の製造方法。
（３）本発明の半導体装置の製造方法は、前記ソース部にはビット配線が接続され、前記ドレイン部にはキャパシタが接続されていることを特徴とする。
（４）本発明の半導体装置の製造方法は、前記ゲート電極は、ワード配線であることを特徴とする。
（５）本発明の半導体装置の製造方法は、半導体シリコン基板上に、ゲート電極と、前記ゲート電極の一方の側面に隣接するソース領域、および、前記ゲート電極の他方の側面に隣接し、前記ゲート電極とダミーゲート電極とに挟まれたドレイン領域とを有する半導体装置の製造方法であって、前記ソース領域と前記ドレイン領域の前記ゲート電極を挟む方向に沿う幅において、前記ドレイン領域の幅が前記ソース領域の幅よりも小さくなるような位置に、前記ゲート電極及び前記ダミーゲート電極を形成すべきことを決定する工程と、前記決定に基づき前記半導体シリコン基板上に前記ゲート電極及び前記ダミーゲート電極を形成することで、前記ドレイン領域の面積を前記ソース領域の面積よりも小さくする工程と、選択エピタキシャル成長法を用い、前記ソース領域上及び前記ドレイン領域上に同時にシリコン層を積上げ形成する工程と、前記シリコン層及び前記シリコン層を介して前記ソース領域及び前記ドレイン領域に同時に不純物を注入することによって、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を形成する工程とを含み、前記エピタキシャル成長法によって、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記ドレイン部の上端が前記ソース部の上端よりも高く形成されることを特徴とする。
（６）本発明の半導体装置の製造方法は、半導体シリコン基板上に、ゲート電極と、前記ゲート電極の一方の側面に隣接するソース領域、および、前記ゲート電極の他方の側面に隣接し、前記ゲート電極とダミーゲート電極とに挟まれたドレイン領域とを有する半導体装置の製造方法であって、前記ドレイン領域の面積が前記ソース領域の面積よりも小さくなるように、前記ゲート電極及び前記ダミーゲート電極を形成すべきことを決定する工程と、前記決定に基づき前記半導体シリコン基板上に前記ゲート電極及び前記ダミーゲート電極を形成する工程と、選択エピタキシャル成長法を用い、前記ソース領域上及び前記ドレイン領域上に同時にシリコン層を積上げ形成する工程と、前記シリコン層及び前記シリコン層を介して前記ソース領域及び前記ドレイン領域に同時に不純物を注入することによって、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を形成する工程とを含み、前記選択エピタキシャル成長法によって、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記ドレイン部の上端が前記ソース部の上端よりも高く形成されることを特徴とする。
（７）本発明の半導体装置の製造方法は、前記ダミーゲート電極は、通電使用しないダミーゲート電極であることを特徴とする。
（６）本発明の半導体装置の製造方法は、半導体シリコン基板上に、ゲート電極と、前記ゲート電極の一方の側面に隣接するソース領域、および、前記ゲート電極の他方の側面に隣接し、前記ゲート電極とダミーゲート電極とに挟まれたドレイン領域とを有する半導体装置の製造方法であって、前記ドレイン領域の面積が前記ソース領域の面積よりも小さくなるように、前記ゲート電極及び前記ダミーゲート電極を形成すべきことを決定する工程と、前記決定に基づき前記半導体シリコン基板上に前記ゲート電極及び前記ダミーゲート電極を形成する工程と、選択エピタキシャル成長法を用い、前記ソース領域上及び前記ドレイン領域上に同時にシリコン層を積上げ形成する工程と、前記シリコン層及び前記シリコン層を介して前記ソース領域及び前記ドレイン領域に同時に不純物を注入することによって、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を形成する工程とを含み、前記選択エピタキシャル成長法によって、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記ドレイン部の上端が前記ソース部の上端よりも高く形成されることを特徴とする。
（７）本発明の半導体装置の製造方法は、前記ダミーゲート電極は、通電使用しないダミーゲート電極であることを特徴とする。
以上説明したように、本発明構造であるならば、ソース部及びドレイン部の構造に非対称性を導入し、ドレイン領域を挟むゲート電極間の間隔をソース領域を挟むゲート電極間の間隔よりも狭い間隔として、半導体シリコン基板表面から前記ドレイン部の上端までの高さを半導体シリコン基板表面から前記ソース部の上端までの高さよりも高くしたので、ゲートの端部側においてソース近傍側とドレイン近傍側の電界強度を変えることができ、これによりドレイン部側の電界強度を緩和することが可能となり、ホットキャリアの発生を抑制し、ホットキャリア耐性を向上させた半導体装置を提供することができる。
また、ソース部及びドレイン部の構造に非対称性を導入し、ソース部とドレイン部のチャネル領域からの高さを異なる高さとした構造の半導体記憶装置であるならば、ゲートの端部側においてソース近傍側とドレイン近傍側の電界強度を変えることができるので、ビット配線に接続される側の電極とキャパシタに接続される側の電極の電界強度を異なるようにすることができ、これにより、例えばビット配線に印加される電界強度を低減することにより、配線の信号遅延の問題を解消でき、リフレッシュ特性の優れた半導体記憶装置を特別なフォトリソグラフィ工程を別途付加することなく実現できる効果がある。
また、ソース部及びドレイン部の構造に非対称性を導入し、ソース部とドレイン部のチャネル領域からの高さを異なる高さとした構造の半導体記憶装置であるならば、ゲートの端部側においてソース近傍側とドレイン近傍側の電界強度を変えることができるので、ビット配線に接続される側の電極とキャパシタに接続される側の電極の電界強度を異なるようにすることができ、これにより、例えばビット配線に印加される電界強度を低減することにより、配線の信号遅延の問題を解消でき、リフレッシュ特性の優れた半導体記憶装置を特別なフォトリソグラフィ工程を別途付加することなく実現できる効果がある。
以下、本発明の一実施形態による半導体装置を図面を参照して説明するが、本発明は以下に説明する実施形態に制限されるものでないことは勿論である。
図１は本発明に係る半導体装置の第１実施形態の断面構造を示す概念図である。
図１において、本発明の半導体装置Ｈに適用される半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。トレンチ分離絶縁膜（素子分離絶縁膜）２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋを絶縁分離している。
この形態の半導体装置では、図１の断面構造に示す如くトレンチ分離絶縁膜２、２に挟まれた領域に、ソース部３とドレイン部５とが左右に離間して形成され、ソース部３とドレイン部５との間に位置する半導体基板表面部分にチャネル領域６が形成され、このチャネル領域６の上に前記ソース部３とドレイン部５とに挟まれた状態でゲート絶縁膜７が形成され、このゲート絶縁膜７上に積層構造のゲート電極８が形成されている。また、図１においてゲート電極８の右側の半導体基板１上には、ダミーとなる通電使用しないダミーゲート電極９がその右側に位置するトレンチ分離絶縁膜２に隣接するように形成されている。
図１は本発明に係る半導体装置の第１実施形態の断面構造を示す概念図である。
図１において、本発明の半導体装置Ｈに適用される半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。トレンチ分離絶縁膜（素子分離絶縁膜）２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋを絶縁分離している。
この形態の半導体装置では、図１の断面構造に示す如くトレンチ分離絶縁膜２、２に挟まれた領域に、ソース部３とドレイン部５とが左右に離間して形成され、ソース部３とドレイン部５との間に位置する半導体基板表面部分にチャネル領域６が形成され、このチャネル領域６の上に前記ソース部３とドレイン部５とに挟まれた状態でゲート絶縁膜７が形成され、このゲート絶縁膜７上に積層構造のゲート電極８が形成されている。また、図１においてゲート電極８の右側の半導体基板１上には、ダミーとなる通電使用しないダミーゲート電極９がその右側に位置するトレンチ分離絶縁膜２に隣接するように形成されている。
前記半導体基板１上に前記ソース部３、ドレイン部５、ゲート電極８及びダミーゲート電極９を覆うように絶縁膜１０が形成され、更に絶縁膜１０に形成されたコンタクトホールに前記ソース部３に接続するソース電極１２と前記ドレイン部５に接続するドレイン電極１３とが形成されて半導体装置Ｈが構成されている。
前記ソース部３は、その底部３ａを半導体基板１の活性領域Ｋまで到達させ、その上部３ｂを半導体基板１の上方まで所定の厚さで出すように形成されている。このソース部３の厚さにおいて、半導体基板１の上面の位置からソース部３の上方端までの厚さ（高さ）をｔ１、活性領域Ｋまで達しているソース部３の底部から半導体基板上方に突出しているソース部３の最上端までの厚さ（高さ：総厚）をｔ２と表記する。また、図１における断面構造においてソース部３の幅をｄ１と表記する。
前記ドレイン部５は、その底部５ａを半導体基板１の活性領域Ｋまで到達させ、その上部５ｂを半導体基板１の上方まで所定の厚さで達するように形成されている。このドレイン部５の厚さにおいて、半導体基板１の上面の位置からドレイン部５の上方端までの厚さ（高さ）をｔ３、活性領域Ｋまで達しているドレイン部５の底部から半導体基板上方に突出しているドレイン部５の最上端までの厚さ（高さ：総厚）をｔ４と表記する。また、図１における断面構造においてドレイン部５の幅をｄ２と表記する。
前記ソース部３は、その底部３ａを半導体基板１の活性領域Ｋまで到達させ、その上部３ｂを半導体基板１の上方まで所定の厚さで出すように形成されている。このソース部３の厚さにおいて、半導体基板１の上面の位置からソース部３の上方端までの厚さ（高さ）をｔ１、活性領域Ｋまで達しているソース部３の底部から半導体基板上方に突出しているソース部３の最上端までの厚さ（高さ：総厚）をｔ２と表記する。また、図１における断面構造においてソース部３の幅をｄ１と表記する。
前記ドレイン部５は、その底部５ａを半導体基板１の活性領域Ｋまで到達させ、その上部５ｂを半導体基板１の上方まで所定の厚さで達するように形成されている。このドレイン部５の厚さにおいて、半導体基板１の上面の位置からドレイン部５の上方端までの厚さ（高さ）をｔ３、活性領域Ｋまで達しているドレイン部５の底部から半導体基板上方に突出しているドレイン部５の最上端までの厚さ（高さ：総厚）をｔ４と表記する。また、図１における断面構造においてドレイン部５の幅をｄ２と表記する。
本実施形態のゲート電極８は、半導体基板１の上面に位置するゲート絶縁膜６の上に、ポリシリコン層からなる延出層１５と、その上に積層されたタングステンシリサイド等からなるシリサイド層１６と、その上に積層されたタングステン層などからなる金属層１７と、その上に積層されたハード絶縁膜１８と、前記成長層１５とシリサイド層１６と金属層１７とハード絶縁膜１８の両サイドを覆うシリコン窒化膜からなるサイドウオール２０、２０とから構成された積層構造とされている。また、通電使用しないダミーゲート電極９においても前記ゲート電極８と同様に、延出層１５とシリサイド層１６と金属層１７とハード絶縁膜１８とサイドウオール２０、２０から構成された積層構造とされている。
前記の半導体装置Ｈの構造において、図１に示す如く素子分離絶縁膜２、２に左右を区画されている領域においてドレイン部５の幅ｄ２はソース部３の幅ｄ１よりも小さく、換言するとソース部３の幅ｄ１はドレイン部５の幅ｄ２よりも大きく形成されている。更に、半導体基板１の上面よりも上方に突出形成されているソース部３の高さｔ１は、半導体基板１の上面よりも上方に突出形成されているドレイン部５の同様な高さｔ３よりも小さく、換言するとドレイン部５の高さｔ３が、ソース部３の同様な高さｔ１よりも高く形成されている。
また、半導体基板１の上に形成されているソース部３とドレイン部５及びゲート電極８、９の位置間隔について説明すれば、ソース部３の幅ｄ１よりもドレイン部５の幅ｄ２の方が小さいので、図１の左側の素子分離絶縁膜２とゲート電極８との間の距離がゲート電極８、９間の距離よりも長く形成されている。
なお、ソース部３の全体の層厚ｔ２とドレイン部５の全体の層厚ｔ４はほぼ等しい厚さとされている。
また、半導体基板１の上に形成されているソース部３とドレイン部５及びゲート電極８、９の位置間隔について説明すれば、ソース部３の幅ｄ１よりもドレイン部５の幅ｄ２の方が小さいので、図１の左側の素子分離絶縁膜２とゲート電極８との間の距離がゲート電極８、９間の距離よりも長く形成されている。
なお、ソース部３の全体の層厚ｔ２とドレイン部５の全体の層厚ｔ４はほぼ等しい厚さとされている。
ところで、図１の半導体装置Ｈ１の構成について、微細化されている最近のＭＯＳ構造においては、一例として、ゲート電極８のサイドウオール２０の側方に位置するソース部３の幅ｄ１が１５０ｎｍ、ソース部３の厚さｔ１が５０ｎｍ、ドレイン部５の幅ｄ２が５０ｎｍ、ｔ３が６０ｎｍ程度に形成される。
次に、前記断面構造の半導体装置Ｈの平面レイアウト形状は、例えば図２に示す如く活性領域Ｋにおいて、左右対になるようにソース電極１２とドレイン電極１３とが配置された対の構造が２組、１つの活性領域Ｋに形成され、左右の対とされたソース電極１２とドレイン電極１３との間に沿って活性領域Ｋを平面視横断するようにゲート電極８が延出形成されるとともに、そのゲート電極８にほぼ平行に離間してドレイン電極１３の横にダミーゲート電極９が配置されたレイアウト構造を採用することができる。
図２に示すレイアウト構造において、ダミーゲート電極９には特別他の配線が接続されていないが、ゲート電極８には活性領域Ｋの外側の素子分離領域においてゲート供給用コンタクト電極２１が形成されていて、ゲート電極８に給電できるように構成されている。
図２に示すレイアウト構造において、ダミーゲート電極９には特別他の配線が接続されていないが、ゲート電極８には活性領域Ｋの外側の素子分離領域においてゲート供給用コンタクト電極２１が形成されていて、ゲート電極８に給電できるように構成されている。
次に、図１と図２に示す構造の半導体装置Ｈ１を製造する工程の一例について図３〜図７を基に以下に説明する。
図３は通常のＭＯＳトランジスタ製造プロセスにおいて、ゲート電極のサイドウォール構造を形成した後の断面構造を示す図である。
図３中の符号８によりゲート電極の構造を、符号９によりダミーとなるダミーゲート電極の構造を示してある。
図４はシリコンの選択エピタキシャル成長後の状態を示している。ソース部側に選択エピタキシャル成長により形成したシリコン層を符号３０で示し、ドレイン部側に選択エピタキシャル成長により形成したシリコン層を符号３１で示している。また、ソース部側で示したシリコン基板表面の幅は例えば１５０ｎｍであり、ドレイン部側で示したシリコン基板表面の幅は例えば７０ｎｍである。
図３は通常のＭＯＳトランジスタ製造プロセスにおいて、ゲート電極のサイドウォール構造を形成した後の断面構造を示す図である。
図３中の符号８によりゲート電極の構造を、符号９によりダミーとなるダミーゲート電極の構造を示してある。
図４はシリコンの選択エピタキシャル成長後の状態を示している。ソース部側に選択エピタキシャル成長により形成したシリコン層を符号３０で示し、ドレイン部側に選択エピタキシャル成長により形成したシリコン層を符号３１で示している。また、ソース部側で示したシリコン基板表面の幅は例えば１５０ｎｍであり、ドレイン部側で示したシリコン基板表面の幅は例えば７０ｎｍである。
次に、後述の実施例の試験結果から明らかな様に、選択エピタキシャル成長時のシリコンの成長速度はゲート間のスペース依存性があり、成膜時の雰囲気を構成するジクロロシランとＨＣｌの流量比が２００対１００ｓｃｃｍ、成膜温度が８００度、成膜時の真空度が１５ｍＴｏｒｒ（２Ｐａ）の成膜条件の場合では、ゲート電極間スペースが７０ｎｍの部分と１５０ｎｍの部分とでは、約２０％のシリコンの成長速度差を発生させることができる。
これにより、選択エピタキシャル法により成長したシリコン層の厚さがソース部で５０ｎｍであり、かつドレイン部で６０ｎｍである図４に示す厚さ構成のトランジスタ構造を容易に実現できる。
これにより、選択エピタキシャル法により成長したシリコン層の厚さがソース部で５０ｎｍであり、かつドレイン部で６０ｎｍである図４に示す厚さ構成のトランジスタ構造を容易に実現できる。
この後に、図５に示す如く全面にＡｓ（ヒ素）を３０ｋｅＶで４×１０１５ｃｍ−２注入する。次に、９５０℃１０秒の熱処理によりＡｓを活性化することにより図６に示すソース領域側にソース部３を形成し、ドレイン領域側にドレイン部５を形成し、両方での不純物層のシリコン基板中の深さが異なるＭＯＳトランジスタの構造を形成できる。
この次に図７に示す如く層間絶縁膜３６を形成し通常のフォトリソグラフィ技術とドライエッチング技術によりコンタクトホールを開孔し、その穴内に導電膜を堆積させたのちにＣＭＰ法により層間絶縁膜上の導電膜を除去するならば、図７に示す構造を得ることができ、この構造は図１に示す構造と同等となる。
この次に図７に示す如く層間絶縁膜３６を形成し通常のフォトリソグラフィ技術とドライエッチング技術によりコンタクトホールを開孔し、その穴内に導電膜を堆積させたのちにＣＭＰ法により層間絶縁膜上の導電膜を除去するならば、図７に示す構造を得ることができ、この構造は図１に示す構造と同等となる。
以上説明した製造方法により得られた、図１あるいは図７に示す構造の半導体装置Ｈ１であるならば、チャネル領域よりも上に存在するドレイン部５の高さｔ３をソース部３の高さｔ１よりも高くできるので、ドレイン部５側の電界の緩和を実現することができ、ホットキャリア耐性に優れたＭＯＳトランジスタを提供することができる。
ところで、本発明に用いるトランジスタの平面レイアウト構造は図２に示したダミーゲート電極９を有する場合に限定されず、図８に示すようにゲート電極３７のパターンを平面視コの字型に折り曲げてドレイン部５を囲む構成とした場合においても同様の効果が得られる。また、図９に示すようにドレイン部５の領域を囲む形でゲート電極３８を配置した構造の場合においても同様の効果が得られる。
次に、図１０〜図１５を用いて本発明に係る半導体装置の構造を半導体記憶装置（ＤＲＡＭ）に適用した場合の一例について説明する。
図１０〜図１３は本発明に係る半導体記憶装置の製造工程を段階的に説明するための図であり、図１３〜図１５に示す構造の半導体記憶装置が提供される。なお、図１５は図１３と図１４に示される半導体装置とビット配線並びにワード配線の上方に積層される形式で立体配置されるキャパシタ構造の一例を例示したものである。
この実施形態では１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。
図１０〜図１３は本発明に係る半導体記憶装置の製造工程を段階的に説明するための図であり、図１３〜図１５に示す構造の半導体記憶装置が提供される。なお、図１５は図１３と図１４に示される半導体装置とビット配線並びにワード配線の上方に積層される形式で立体配置されるキャパシタ構造の一例を例示したものである。
この実施形態では１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。
本実施形態の構造では図１４に示す平面構造の如く、細長い短冊状の活性領域Ｋ１が複数、個々に所定間隔をあけて整列形成され、各活性領域Ｋ１の両端部と中央部に個々に不純物拡散層が配置され、この形態では中央部にドレイン部４３、その両端部側にソース部４４、４５が形成され、それらの真上に配置される形でコンタクト部（ソース電極）４６、コンタクト部（ドレイン電極）４７、コンタクト部（ドレイン電極）４８が規定される。
なお、この図のような平面形状の活性領域Ｋ１が規定されているのは、本実施形態に特有の形状であるが、活性領域Ｋ１の形状や方向は特に規定されるべきものではないので図１４に示す活性領域Ｋ１の形状はその他一般的な半導体記憶装置のランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。
なお、この図のような平面形状の活性領域Ｋ１が規定されているのは、本実施形態に特有の形状であるが、活性領域Ｋ１の形状や方向は特に規定されるべきものではないので図１４に示す活性領域Ｋ１の形状はその他一般的な半導体記憶装置のランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。
次に、図１４の横（Ｘ）方向に折れ線状にビット配線５０が延設され、このビット配線５０が図１４の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１４の縦（Ｙ）方向に直線状のワード配線５１とダミーワード配線５２が図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード線５１は各活性領域Ｋ１と交差する部分において、ゲート電極８またはダミーゲート電極９を含むように構成されている。
本形態の半導体記憶装置のトランジスタ構造においても図１を基に先に説明した半導体装置Ｈ１と同様に、素子分離絶縁膜２、２の間に区画されている活性化領域Ｋ１においてゲート電極８またはゲート電極９が配置されている。この形態では図１の左側から順に左側の素子分離絶縁膜２上のダミーゲート電極９、給電可能な構造のゲート電極８、８、右側の素子分離絶縁膜２上のダミーゲート電極９の順で配置されている。ＤＲＡＭ構造では素子分離絶縁膜２と活性化領域Ｋ１とが繰り返し複数配列されるので、図１４に示す平面構造となる。
前記ゲート電極８、９の構造と半導体基板１の構造は基本的に先の図１に示す半導体装置Ｈ１の構造と同等であるので、説明は略する。
この実施形態では、活性化領域Ｋ１の中央部に１つのソース部３が設けられ、その左右両側に離間してドレイン部５、５が配置されている。従って、ソース部３の左右両側にチャネル領域とドレイン部５、５が形成されている。
前記ゲート電極８、９の構造と半導体基板１の構造は基本的に先の図１に示す半導体装置Ｈ１の構造と同等であるので、説明は略する。
この実施形態では、活性化領域Ｋ１の中央部に１つのソース部３が設けられ、その左右両側に離間してドレイン部５、５が配置されている。従って、ソース部３の左右両側にチャネル領域とドレイン部５、５が形成されている。
これらのソース部３の厚さの関係、ドレイン部５の厚さの関係は基本的に図１に示す構造と同等である。
また、図１５に示すコンタクト部４６、４７、４８の上方には、一例として図１５に断面構造を示すキャパシタ構造が形成される。この例の構造では、図１３に示す絶縁膜１０の上に第２の層間絶縁膜６０が形成され、この第２の層間絶縁膜６０において前記コンタクト部４６、４７、４８の上に対応する位置に個々にコンタクトホール６１、６２、６３が形成され、これらのコンタクトホール内にコンタクトプラグ６４、６５、６６が形成され、コンタクトプラグ６５の上にビット配線５０が配置されている。更に第２の層間絶縁層６０の上に第３の層間絶縁層６７が形成され、この第３の層間絶縁層６７上に第４の層間絶縁層６８が形成され、その第４の層間絶縁膜６８内に形成されているシリンダ穴６９埋設される形態で下部電極７０、容量絶縁膜７１、上部電極７２からなる容量記憶部７３が形成され、各容量記憶部７３は図１３に示すコンタクト部（ソース電極）４６あるいはコンタクト部（ドレイン電極）４８に接続されてＤＲＡＭ構造が構成されている。
また、図１５に示すコンタクト部４６、４７、４８の上方には、一例として図１５に断面構造を示すキャパシタ構造が形成される。この例の構造では、図１３に示す絶縁膜１０の上に第２の層間絶縁膜６０が形成され、この第２の層間絶縁膜６０において前記コンタクト部４６、４７、４８の上に対応する位置に個々にコンタクトホール６１、６２、６３が形成され、これらのコンタクトホール内にコンタクトプラグ６４、６５、６６が形成され、コンタクトプラグ６５の上にビット配線５０が配置されている。更に第２の層間絶縁層６０の上に第３の層間絶縁層６７が形成され、この第３の層間絶縁層６７上に第４の層間絶縁層６８が形成され、その第４の層間絶縁膜６８内に形成されているシリンダ穴６９埋設される形態で下部電極７０、容量絶縁膜７１、上部電極７２からなる容量記憶部７３が形成され、各容量記憶部７３は図１３に示すコンタクト部（ソース電極）４６あるいはコンタクト部（ドレイン電極）４８に接続されてＤＲＡＭ構造が構成されている。
以上の如く構成されたＤＲＡＭ構造において、チャネル領域を基準として、そこから上方に位置するソース部３の最上部までの高さよりもドレイン部５の最上部の高さの方が高く形成されている。
その他の構造についても基本的には先の図１の半導体装置Ｈ１の構造と同様である。
図１４に示すＤＲＡＭの平面レイアウト構造図では、ビット配線用コンタクト部４６を形成するゲート間スペースであるスペースＥがキャパシタ用コンタクト部４７および４８を形成するゲート間スペースＦより広いレイアウトとなっている。この場合、例えばスペースＥを７０ｎｍ、スペースＦを５０ｎｍの幅とすることができる。
その他の構造についても基本的には先の図１の半導体装置Ｈ１の構造と同様である。
図１４に示すＤＲＡＭの平面レイアウト構造図では、ビット配線用コンタクト部４６を形成するゲート間スペースであるスペースＥがキャパシタ用コンタクト部４７および４８を形成するゲート間スペースＦより広いレイアウトとなっている。この場合、例えばスペースＥを７０ｎｍ、スペースＦを５０ｎｍの幅とすることができる。
図１３に示す構造を得るためには、通常のＤＲＡＭ製造プロセスを用いてメモリセルのパスゲートのサイドウォール構造を図１０に示す如く形成した後、以下の工程を施す。
後述する試験結果から明らかなように、選択エピタキシャル成長のシリコンの成長速度はゲート間のスペース依存性があり、ジクロロシランとＨＣＬの流量比が２００対１００ｓｃｃｍ、成膜温度が８００度、成膜時の真空度が１５ｍＴｏｒｒの成膜条件の場合ではゲート間スペースが５０ｎｍの部分と７０ｎｍの部分とでは５％の成長速度差が生じる。 これにより、選択成長により形成したシリコンの膜８０ａの厚さがビット配線用コンタクトを形成するゲート間スペース部８０で６０ｎｍであり、かつキャパシタ用コンタクトを形成するゲート間スペース８１および８２でシリコン膜８１ａおよび８２ａが６３ｎｍであるトランジスタ構造を形成できる。
後述する試験結果から明らかなように、選択エピタキシャル成長のシリコンの成長速度はゲート間のスペース依存性があり、ジクロロシランとＨＣＬの流量比が２００対１００ｓｃｃｍ、成膜温度が８００度、成膜時の真空度が１５ｍＴｏｒｒの成膜条件の場合ではゲート間スペースが５０ｎｍの部分と７０ｎｍの部分とでは５％の成長速度差が生じる。 これにより、選択成長により形成したシリコンの膜８０ａの厚さがビット配線用コンタクトを形成するゲート間スペース部８０で６０ｎｍであり、かつキャパシタ用コンタクトを形成するゲート間スペース８１および８２でシリコン膜８１ａおよび８２ａが６３ｎｍであるトランジスタ構造を形成できる。
この後に全面にＰ（燐）を６０ｋｅＶで１×１０１３ｃｍ−２注入する。これにより図１１に示すビット線用コンタクトを形成する領域とキャパシタ用コンタクトを形成する領域とで不純物層のシリコン基板中の深さが異なるソース部８０ｂとドレイン部８１ｂ、８２ｂを有するＭＯＳトランジスタを形成できる。
この次に層間絶縁膜を形成し通常のリソグラフィ技術とドライエッチング技術によりコンタクトホールを開孔し、その穴内に導電膜４６、４７、４８を同時に堆積させたのちにＣＭＰ法により層間絶縁膜上の導電膜を除去し９８０℃、１０秒の熱処理を施した状態が図１３に示す構造となる。この構造により、キャパシタコンタクト側の電界を緩和することによりリフレッシュ特性に優れたＤＲＡＭを形成することができる。
この次に層間絶縁膜を形成し通常のリソグラフィ技術とドライエッチング技術によりコンタクトホールを開孔し、その穴内に導電膜４６、４７、４８を同時に堆積させたのちにＣＭＰ法により層間絶縁膜上の導電膜を除去し９８０℃、１０秒の熱処理を施した状態が図１３に示す構造となる。この構造により、キャパシタコンタクト側の電界を緩和することによりリフレッシュ特性に優れたＤＲＡＭを形成することができる。
例えば、上述の構造においてはＤＲＡＭのトランスファＭＯＳトランジスタにおいてセルコンタクト側とビット配線コンタクト側のゲート間スペースにおいて、セルコンタクト側のゲート間スペースをビット線コンタクト側より狭く形成していることとなる。
この結果、セルコンタクト側の選択エピタキシャル成長速度の方をビット線コンタクト側の選択エピタキシャル成長の速度より早くできるため、結果として、セルコンタクト側の選択エピタキシャルによるシリコンの膜厚がビット線コンタクト側のシリコンの膜厚より厚く形成される。
そして、この後にソース／ドレイン用の不純物を導入することにより、ソース側およびドレイン側の不純物濃度分布に非対称性を生じさせることができる。即ち、セルコンタクト側（ドレイン電極５、５側）の電界を緩和することによりリフレッシュ特性に優れたＤＲＡＭを形成することができる。また、これら不純物濃度分布に非対称性をもたせるプロセスにおいて注入のためのリソグラフィプロセスを別途追加する必要がないので、容易に実施することができる。
この結果、セルコンタクト側の選択エピタキシャル成長速度の方をビット線コンタクト側の選択エピタキシャル成長の速度より早くできるため、結果として、セルコンタクト側の選択エピタキシャルによるシリコンの膜厚がビット線コンタクト側のシリコンの膜厚より厚く形成される。
そして、この後にソース／ドレイン用の不純物を導入することにより、ソース側およびドレイン側の不純物濃度分布に非対称性を生じさせることができる。即ち、セルコンタクト側（ドレイン電極５、５側）の電界を緩和することによりリフレッシュ特性に優れたＤＲＡＭを形成することができる。また、これら不純物濃度分布に非対称性をもたせるプロセスにおいて注入のためのリソグラフィプロセスを別途追加する必要がないので、容易に実施することができる。
「試験例」
シリコン基板にＳＴＩ法により素子分離絶縁膜を形成後、フォトリソグラフィ法を繰り返し行い、図３に示す構造のゲート電極とダミーゲート電極を形成した。
図３の構造において、ゲート電極のサイドウォールの側方に位置する半導体基板の幅を１５０ｎｍ、ゲート電極とダミーゲート電極の間隔を５０ｎｍ〜５２０ｎｍの範囲内で、５０ｎｍ、（１１０）ｎｍ、２６０ｎｍ、２７０ｎｍ、２８０ｎｍ、５２０ｎｍの各間隔になるように各試料を形成し以下の選択エピタキシャル法に供する試料とした。
ここで選択エピタキシャル法に従い、ジクロロシランとＨＣｌとの流量比を２００対１００ｓｃｃｍ、成膜温度を８００度、成膜時の真空度を１５ｍＴｏｒｒ（２Ｐａ）の成膜条件とした場合、シリコン基板上にシリコン層が成長する状況は、図１６に示す相関関係が得られることが判明した。
図１６に示す相関関係から、ゲート電極間のスペースが７０ｎｍの部分と１５０ｎｍの部分とでは２０％程度の成長速度差が生じることが分かる。
このように選択エピタキシャル法を用いてシリコン膜を成長させる場合、ゲート電極間のスペースを調節することにより、得られるシリコン膜の膜厚を調節できることが明らかになった。
シリコン基板にＳＴＩ法により素子分離絶縁膜を形成後、フォトリソグラフィ法を繰り返し行い、図３に示す構造のゲート電極とダミーゲート電極を形成した。
図３の構造において、ゲート電極のサイドウォールの側方に位置する半導体基板の幅を１５０ｎｍ、ゲート電極とダミーゲート電極の間隔を５０ｎｍ〜５２０ｎｍの範囲内で、５０ｎｍ、（１１０）ｎｍ、２６０ｎｍ、２７０ｎｍ、２８０ｎｍ、５２０ｎｍの各間隔になるように各試料を形成し以下の選択エピタキシャル法に供する試料とした。
ここで選択エピタキシャル法に従い、ジクロロシランとＨＣｌとの流量比を２００対１００ｓｃｃｍ、成膜温度を８００度、成膜時の真空度を１５ｍＴｏｒｒ（２Ｐａ）の成膜条件とした場合、シリコン基板上にシリコン層が成長する状況は、図１６に示す相関関係が得られることが判明した。
図１６に示す相関関係から、ゲート電極間のスペースが７０ｎｍの部分と１５０ｎｍの部分とでは２０％程度の成長速度差が生じることが分かる。
このように選択エピタキシャル法を用いてシリコン膜を成長させる場合、ゲート電極間のスペースを調節することにより、得られるシリコン膜の膜厚を調節できることが明らかになった。
「実施例１」
図１に示す構造を製造するために、ＭＯＳトランジスタ製造プロセスに従い、図３に示すサイドウォール構造を備えたゲート電極を形成した。ソース側で示したシリコン基板表面の幅は１５０ｎｍ、ドレイン側で示したシリコン基板表面の幅は７０ｎｍとした。
半導体基板はＳｉ基板を用い、厚さ７０ｎｍのポリシリコンの延出層、厚さ５〜１０ｎｍのタングステンのシリサイド層、厚さ５０ｎｍのタングステンの金属層、厚さ１４０ｎｍの窒化珪素のハード絶縁膜、厚さ２０ｎｍのサイドウールを備えたゲート電極を上述の間隔で形成した。
図１に示す構造を製造するために、ＭＯＳトランジスタ製造プロセスに従い、図３に示すサイドウォール構造を備えたゲート電極を形成した。ソース側で示したシリコン基板表面の幅は１５０ｎｍ、ドレイン側で示したシリコン基板表面の幅は７０ｎｍとした。
半導体基板はＳｉ基板を用い、厚さ７０ｎｍのポリシリコンの延出層、厚さ５〜１０ｎｍのタングステンのシリサイド層、厚さ５０ｎｍのタングステンの金属層、厚さ１４０ｎｍの窒化珪素のハード絶縁膜、厚さ２０ｎｍのサイドウールを備えたゲート電極を上述の間隔で形成した。
次に、選択エピタキシャル成長法により、ジクロロシランとＨＣｌの流量比を２００対１００ｓｃｃｍ、成膜温度を８００度、成膜時の真空度を１５ｍＴｏｒｒ（２Ｐａ）としてシリコン層を成長させたところ、ゲート電極間スペースが７０ｎｍの部分と１５０ｎｍの部分とでは２０％の成長速度差が生じ、シリコンの膜の厚さがソース部で５０ｎｍであり、かつドレイン部で６０ｎｍであるトランジスタ構造を形成した。この後に半導体基板全面にＡｓ（ヒ素）を３０ｋｅＶで４×１０１５ｃｍ−２注入した。
次に、９５０℃１０秒間の熱処理によりＡｓを活性化することにより図４に示すソースとドレイン部での不純物層のシリコン基板中の深さが異なるＭＯＳトランジスタを形成することができた。
次に、９５０℃１０秒間の熱処理によりＡｓを活性化することにより図４に示すソースとドレイン部での不純物層のシリコン基板中の深さが異なるＭＯＳトランジスタを形成することができた。
「実施例２」
図１３〜図１４に示すレイアウト構造を有するＤＲＡＭを製造するために、ＭＯＳトランジスタ製造プロセスに従い、図１３に示すサイドウォール構造を備えたゲート電極を形成した。図１４に示す平面レイアウト構造においてスペースＥを７０ｎｍ、スペースＦを５０ｎｍとした。
半導体基板はＳｉ基板を用い、厚さ７０ｎｍのポリシリコンの延出層、厚さ５〜１０ｎｍのタングステンのシリサイド層、厚さ５０ｎｍのタングステンの金属層、厚さ１４０ｎｍの窒化珪素のハード絶縁膜、厚さ２０ｎｍのサイドウールを備えたゲート電極を上述の間隔で形成した。
図１３〜図１４に示すレイアウト構造を有するＤＲＡＭを製造するために、ＭＯＳトランジスタ製造プロセスに従い、図１３に示すサイドウォール構造を備えたゲート電極を形成した。図１４に示す平面レイアウト構造においてスペースＥを７０ｎｍ、スペースＦを５０ｎｍとした。
半導体基板はＳｉ基板を用い、厚さ７０ｎｍのポリシリコンの延出層、厚さ５〜１０ｎｍのタングステンのシリサイド層、厚さ５０ｎｍのタングステンの金属層、厚さ１４０ｎｍの窒化珪素のハード絶縁膜、厚さ２０ｎｍのサイドウールを備えたゲート電極を上述の間隔で形成した。
次に、選択エピタキシャル成長法により、ジクロロシランとＨＣｌの流量比を２００対１００ｓｃｃｍ、成膜温度を８００度、成膜時の真空度を１５ｍＴｏｒｒ（２Ｐａ）としてシリコン層を成長させたところ、ビット配線コンタクト側のゲート電極間スペースが７０ｎｍの部分とキャパシタコンタクト側のゲート電極間スペースが５０ｎｍの部分とでは５％の成長速度差が生じ、ビット配線コンタクト側のゲート電極間スペース側で厚さ６０ｎｍであり、キャパシタコンタクト側のゲート電極間スペース側で６３ｎｍである構造を形成した。
この後に半導体基板の全面にＰ（燐）を６０ｋｅＶで１×１０１３ｃｍ−２注入する。これにより図１３に示すビット配線用コンタクトを形成する領域とキャパシタ用コンタクトを形成する領域とで不純物層のシリコン基板中の深さが異なるＭＯＳトランジスタを形成することができた。この次に窒化珪素の層間絶縁膜を形成しリソグラフィ技術とドライエッチング技術によりコンタクトホールを開孔し、その穴内に導電膜を同時に堆積させたのちにＣＭＰ法により層間絶縁膜上の導電膜を除去し９８０℃、１０秒の熱処理を施すことにより、ＤＲＡＭ用のＭＯＳトランジスタ構造を得ることができた。
Ｈ…半導体装置、Ｋ、Ｋ１…活性領域、１…半導体基板、２…トレンチ分離絶縁膜（素子分離絶縁膜）、３…ソース部、５…ドレイン部、６…チャネル領域、７…ゲート絶縁膜、８…ゲート電極、９…ダミーゲート電極、１２…ソース電極、１３…ドレイン電極、２０…サイドウオール、４３…ドレイン部、４４、４５…ソース部、４６…コンタクト部（ソース電極）、４７、４８…コンタクト部（ドレイン電極）、５０…ビット配線、５１…ワード配線、７３…容量記憶部、
Claims (7)
- 半導体シリコン基板の活性領域上に複数のゲート電極を形成するとともに、前記ゲート電極に挟まれたソース領域及びドレイン領域に選択エピタキシャル成長法により同時にシリコン層を形成した後、前記シリコン層及び前記シリコン層を介して前記ソース領域及びドレイン領域に同時に不純物を注入することで、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を同時に形成するに際し、前記ドレイン領域を挟むゲート電極間の間隔を、前記ソース領域を挟む前記ゲート電極間の間隔よりも狭い間隔とすることで、前記ドレイン領域をなす前記活性領域の面積を、前記ソース領域をなす前記活性領域の面積よりも小さくすることにより、前記選択エピタキシャル成長法では、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記半導体シリコン基板表面から前記ドレイン部の上端までの高さを前記半導体シリコン基板表面から前記ソース部の上端までの高さよりも高くし、前記ゲート電極のうち、前記ドレイン部を挟む前記ゲート電極の一方を、ダミーゲート電極としたことを特徴とする半導体装置の製造方法。
- 半導体シリコン基板上に、複数のゲート電極と、前記ゲート電極に挟まれたソース領域及びドレイン領域とを有する半導体装置の製造方法であって、
前記ソース領域を挟む前記ゲート電極の間隔を第１の間隔に設定し、前記ドレイン領域を挟む前記ゲート電極の間隔を前記第１の間隔よりも狭い第２の間隔に設定する工程と、
前記設定された間隔に基づき前記半導体シリコン基板上に前記複数のゲート電極を形成することで、前記ドレイン領域の面積を前記ソース領域の面積よりも小さくする工程と、
選択エピタキシャル成長法を用い、前記ソース領域上及び前記ドレイン領域上に同時にシリコン層を積上げ形成する工程と、
前記シリコン層及び前記シリコン層を介して前記ソース領域及び前記ドレイン領域に同時に不純物を注入することによって、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を形成する工程とを含み、
前記選択エピタキシャル成長法によって、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記ドレイン部の上端を前記ソース部の上端よりも高く形成し、
前記ゲート電極のうち、前記ドレイン部を挟む前記ゲート電極の一方を、ダミーゲート電極としたことを特徴とする半導体装置の製造方法。 - 前記ソース部にはビット配線が接続され、前記ドレイン部にはキャパシタが接続されていることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
- 前記ゲート電極は、ワード配線であることを特徴とする請求項１ないし請求項３の何れか１項に記載の半導体装置の製造方法。
- 半導体シリコン基板上に、ゲート電極と、前記ゲート電極の一方の側面に隣接するソース領域、および、前記ゲート電極の他方の側面に隣接し、前記ゲート電極とダミーゲート電極とに挟まれたドレイン領域とを有する半導体装置の製造方法であって、
前記ソース領域と前記ドレイン領域の前記ゲート電極を挟む方向に沿う幅において、前記ドレイン領域の幅が前記ソース領域の幅よりも小さくなるような位置に、前記ゲート電極及び前記ダミーゲート電極を形成すべきことを決定する工程と、
前記決定に基づき前記半導体シリコン基板上に前記ゲート電極及び前記ダミーゲート電極を形成することで、前記ドレイン領域の面積を前記ソース領域の面積よりも小さくする工程と、
選択エピタキシャル成長法を用い、前記ソース領域上及び前記ドレイン領域上に同時にシリコン層を積上げ形成する工程と、
前記シリコン層及び前記シリコン層を介して前記ソース領域及び前記ドレイン領域に同時に不純物を注入することによって、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を形成する工程とを含み、
前記エピタキシャル成長法によって、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記ドレイン部の上端が前記ソース部の上端よりも高く形成されることを特徴とする半導体装置の製造方法。 - 半導体シリコン基板上に、ゲート電極と、前記ゲート電極の一方の側面に隣接するソース領域、および、前記ゲート電極の他方の側面に隣接し、前記ゲート電極とダミーゲート電極とに挟まれたドレイン領域とを有する半導体装置の製造方法であって、
前記ドレイン領域の面積が前記ソース領域の面積よりも小さくなるように、前記ゲート電極及び前記ダミーゲート電極を形成すべきことを決定する工程と、
前記決定に基づき前記半導体シリコン基板上に前記ゲート電極及び前記ダミーゲート電極を形成する工程と、
選択エピタキシャル成長法を用い、前記ソース領域上及び前記ドレイン領域上に同時にシリコン層を積上げ形成する工程と、
前記シリコン層及び前記シリコン層を介して前記ソース領域及び前記ドレイン領域に同時に不純物を注入することによって、前記注入された不純物により形成された不純物層からなるソース部及びドレイン部を形成する工程とを含み、
前記選択エピタキシャル成長法によって、前記ソース領域の前記シリコン層を前記ドレイン領域の前記シリコン層よりも薄くなるように成長することで、前記ドレイン部の上端が前記ソース部の上端よりも高く形成されることを特徴とする半導体装置の製造方法。 - 前記ダミーゲート電極は、通電使用しないダミーゲート電極であることを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007021777A JP4658977B2 (ja) | 2007-01-31 | 2007-01-31 | 半導体装置の製造方法 |
| US12/022,363 US8093130B2 (en) | 2007-01-31 | 2008-01-30 | Method of manufacturing a semiconductor device having raised source and drain of differing heights |
| US13/311,027 US20120074477A1 (en) | 2007-01-31 | 2011-12-05 | Semiconductor device having raised source and drain of differing heights |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007021777A JP4658977B2 (ja) | 2007-01-31 | 2007-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008187141A JP2008187141A (ja) | 2008-08-14 |
| JP4658977B2 true JP4658977B2 (ja) | 2011-03-23 |
Family
ID=39666970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007021777A Expired - Fee Related JP4658977B2 (ja) | 2007-01-31 | 2007-01-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8093130B2 (ja) |
| JP (1) | JP4658977B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7928577B2 (en) | 2008-07-16 | 2011-04-19 | Micron Technology, Inc. | Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same |
| US7989297B2 (en) * | 2009-11-09 | 2011-08-02 | International Business Machines Corporation | Asymmetric epitaxy and application thereof |
| JP2011222857A (ja) * | 2010-04-13 | 2011-11-04 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8421159B2 (en) * | 2010-08-02 | 2013-04-16 | International Business Machines Corporation | Raised source/drain field effect transistor |
| US8853035B2 (en) | 2011-10-05 | 2014-10-07 | International Business Machines Corporation | Tucked active region without dummy poly for performance boost and variation reduction |
| KR102014724B1 (ko) | 2013-01-23 | 2019-08-27 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US8994121B2 (en) | 2013-03-22 | 2015-03-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP6258672B2 (ja) * | 2013-11-21 | 2018-01-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2016004976A (ja) * | 2014-06-19 | 2016-01-12 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US10026830B2 (en) * | 2015-04-29 | 2018-07-17 | Stmicroelectronics, Inc. | Tunneling field effect transistor (TFET) having a semiconductor fin structure |
| KR102448597B1 (ko) | 2015-06-24 | 2022-09-27 | 삼성전자주식회사 | 반도체 장치 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260952A (ja) * | 1999-03-05 | 2000-09-22 | Toshiba Corp | 半導体装置 |
| JP2001036038A (ja) * | 1999-07-22 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP2001068673A (ja) * | 1999-07-21 | 2001-03-16 | Motorola Inc | 半導体装置の形成方法 |
| JP2001102545A (ja) * | 1999-10-01 | 2001-04-13 | Sony Corp | 半導体装置及びその製造方法 |
| JP2002289490A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体装置 |
| JP2005057303A (ja) * | 2004-10-25 | 2005-03-03 | Toshiba Corp | 半導体記憶装置 |
| JP2005109479A (ja) * | 2003-09-29 | 2005-04-21 | Samsung Electronics Co Ltd | 突出ドレインを有するトランジスタ及びその製造方法 |
| JP2005223109A (ja) * | 2004-02-05 | 2005-08-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006222329A (ja) * | 2005-02-14 | 2006-08-24 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279463A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04245480A (ja) * | 1991-01-30 | 1992-09-02 | Fujitsu Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH0677479A (ja) * | 1992-08-26 | 1994-03-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH06120446A (ja) * | 1992-10-02 | 1994-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP3340267B2 (ja) * | 1994-11-30 | 2002-11-05 | 沖電気工業株式会社 | 半導体記憶装置における配線形成方法 |
| US5972773A (en) * | 1995-03-23 | 1999-10-26 | Advanced Micro Devices, Inc. | High quality isolation for high density and high performance integrated circuits |
| JPH0982952A (ja) * | 1995-09-13 | 1997-03-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3144367B2 (ja) * | 1997-12-19 | 2001-03-12 | 日本電気株式会社 | Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法 |
| KR100317434B1 (ko) * | 1998-03-12 | 2001-12-22 | 아끼구사 나오유끼 | 반도체 장치와 그 제조 방법 |
| JP2002026289A (ja) * | 2000-07-03 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6303450B1 (en) * | 2000-11-21 | 2001-10-16 | International Business Machines Corporation | CMOS device structures and method of making same |
| CN100367514C (zh) * | 2003-03-05 | 2008-02-06 | 松下电器产业株式会社 | 一种半导体装置 |
| JP2005251776A (ja) | 2004-03-01 | 2005-09-15 | Renesas Technology Corp | 半導体装置とその製造方法 |
| US7883979B2 (en) * | 2004-10-26 | 2011-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing a semiconductor device with reduced floating body effect |
| US20060228850A1 (en) * | 2005-04-06 | 2006-10-12 | Pang-Yen Tsai | Pattern loading effect reduction for selective epitaxial growth |
| US7358551B2 (en) * | 2005-07-21 | 2008-04-15 | International Business Machines Corporation | Structure and method for improved stress and yield in pFETs with embedded SiGe source/drain regions |
| US7915670B2 (en) * | 2007-07-16 | 2011-03-29 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
-
2007
- 2007-01-31 JP JP2007021777A patent/JP4658977B2/ja not_active Expired - Fee Related
-
2008
- 2008-01-30 US US12/022,363 patent/US8093130B2/en not_active Expired - Fee Related
-
2011
- 2011-12-05 US US13/311,027 patent/US20120074477A1/en not_active Abandoned
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260952A (ja) * | 1999-03-05 | 2000-09-22 | Toshiba Corp | 半導体装置 |
| JP2001068673A (ja) * | 1999-07-21 | 2001-03-16 | Motorola Inc | 半導体装置の形成方法 |
| JP2001036038A (ja) * | 1999-07-22 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP2001102545A (ja) * | 1999-10-01 | 2001-04-13 | Sony Corp | 半導体装置及びその製造方法 |
| JP2002289490A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体装置 |
| JP2005109479A (ja) * | 2003-09-29 | 2005-04-21 | Samsung Electronics Co Ltd | 突出ドレインを有するトランジスタ及びその製造方法 |
| JP2005223109A (ja) * | 2004-02-05 | 2005-08-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005057303A (ja) * | 2004-10-25 | 2005-03-03 | Toshiba Corp | 半導体記憶装置 |
| JP2006222329A (ja) * | 2005-02-14 | 2006-08-24 | Elpida Memory Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120074477A1 (en) | 2012-03-29 |
| JP2008187141A (ja) | 2008-08-14 |
| US8093130B2 (en) | 2012-01-10 |
| US20080179650A1 (en) | 2008-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4658977B2 (ja) | 半導体装置の製造方法 | |
| US8022457B2 (en) | Semiconductor memory device having vertical channel transistor and method for fabricating the same | |
| JP5445944B2 (ja) | 埋め込みゲートを具えたｄｒａｍトランジスタ、およびその製造方法 | |
| US7851303B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100634459B1 (ko) | 다층 트랜지스터 구조를 가지는 반도체 장치 및 그제조방법 | |
| US9236501B2 (en) | Dummy bit line MOS capacitor and device using the same | |
| US8841722B2 (en) | Semiconductor device and method of forming the same | |
| US20050087787A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2009081377A (ja) | 半導体装置 | |
| US20120161218A1 (en) | Semiconductor device and method for manufacturing the same | |
| US20160027785A1 (en) | Semiconductor device and method for manufacturing same | |
| US8013373B2 (en) | Semiconductor device having MOS-transistor formed on semiconductor substrate and method for manufacturing thereof | |
| US8748978B2 (en) | Sense-amp transistor of semiconductor device and method for manufacturing the same | |
| US7312114B2 (en) | Manufacturing method for a trench capacitor having an isolation collar electrically connected with a substrate on a single side via a buried contact for use in a semiconductor memory cell | |
| US6815291B2 (en) | Method of manufacturing semiconductor device | |
| US8193059B2 (en) | Bit line structure and method for the production thereof | |
| US20080048230A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2004165197A (ja) | 半導体集積回路装置およびその製造方法 | |
| US8530311B2 (en) | Method of manufacturing semiconductor device | |
| US20150255465A1 (en) | Semiconductor device, and manufacturing method for same | |
| KR20140141299A (ko) | 수직 채널 반도체 장치 및 그 제조 방법 | |
| JP2011199084A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20140073892A (ko) | 반도체 소자 및 그 제조 방법 | |
| US10804365B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20140030793A (ko) | 수직 채널 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080516 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090514 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090526 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101214 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101224 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |