JP2002026289A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 キャパシタの信頼性が確保される半導体装置
の製造方法を提供する。 【解決手段】 層間絶縁膜１８に形成された開口部１８
ａ、１８ｂの側面上および底面上を含む層間絶縁膜１８
上にポリシリコン膜および粗面ポリシリコン膜を形成す
る。その粗面ポリシリコン膜上にフォトレジスト２１を
形成する。ＣＭＰ法により層間絶縁膜１８の上面上に位
置するフォトレジスト、粗面ポリシリコン膜およびポリ
シリコン膜を除去する。さらに、ポリシリコン膜および
粗面ポリシリコン膜に所定の雰囲気にてエッチングを施
すことによりストレージノード２２ａ、２２ｂの上端の
位置を層間絶縁膜１８の上面よりも低くする。
の製造方法を提供する。 【解決手段】 層間絶縁膜１８に形成された開口部１８
ａ、１８ｂの側面上および底面上を含む層間絶縁膜１８
上にポリシリコン膜および粗面ポリシリコン膜を形成す
る。その粗面ポリシリコン膜上にフォトレジスト２１を
形成する。ＣＭＰ法により層間絶縁膜１８の上面上に位
置するフォトレジスト、粗面ポリシリコン膜およびポリ
シリコン膜を除去する。さらに、ポリシリコン膜および
粗面ポリシリコン膜に所定の雰囲気にてエッチングを施
すことによりストレージノード２２ａ、２２ｂの上端の
位置を層間絶縁膜１８の上面よりも低くする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にキャパシタを備えた半導体装置におい
て、キャパシタの信頼性が図られる半導体装置の製造方
法に関するものである。
法に関し、特にキャパシタを備えた半導体装置におい
て、キャパシタの信頼性が図られる半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】近年、半導体装置はコンピュータなどの
情報機器のめざましい普及によって、その重要が急速に
拡大している。さらに、機能的には大規模な記憶容量を
有し、かつ、高速動作が可能なものが要求されている。
これに伴って、半導体装置の高集積化、高速応答性およ
び高信頼性に関する技術の開発が進められている。
情報機器のめざましい普及によって、その重要が急速に
拡大している。さらに、機能的には大規模な記憶容量を
有し、かつ、高速動作が可能なものが要求されている。
これに伴って、半導体装置の高集積化、高速応答性およ
び高信頼性に関する技術の開発が進められている。
【０００３】ダイナミック・ランダム・アクセス・メモ
リ（以下「ＤＲＡＭ」と記す。）のキャパシタにおいて
は容量を確保するために、３次元構造および粗面構造が
適用されるようになってきた。そこで、円筒型キャパシ
タに粗面構造を適用したＤＲＡＭの製造方法について説
明する。
リ（以下「ＤＲＡＭ」と記す。）のキャパシタにおいて
は容量を確保するために、３次元構造および粗面構造が
適用されるようになってきた。そこで、円筒型キャパシ
タに粗面構造を適用したＤＲＡＭの製造方法について説
明する。
【０００４】まず、図２０に示すように、ｐ型シリコン
基板１０１上にウェル注入層１０２および分離絶縁膜１
０３を形成する。分離絶縁膜１０３によって挟まれた領
域上にゲート絶縁膜１０５ａ、１０５ｂを介在させてポ
リシリコン膜１０６ａ、１０６ｂ、シリサイド膜１０７
ａ、１０７ｂおよび絶縁膜１０８ａ、１０８ｂをそれぞ
れ形成する。
基板１０１上にウェル注入層１０２および分離絶縁膜１
０３を形成する。分離絶縁膜１０３によって挟まれた領
域上にゲート絶縁膜１０５ａ、１０５ｂを介在させてポ
リシリコン膜１０６ａ、１０６ｂ、シリサイド膜１０７
ａ、１０７ｂおよび絶縁膜１０８ａ、１０８ｂをそれぞ
れ形成する。
【０００５】絶縁膜１０８ａ、１０８ｂ等をマスクとし
て、たとえばイオン注入法により不純物をイオン注入す
ることにより、ドレイン領域１０４ａ、１０４ｂ、１０
４ｃをそれぞれ形成する。ポリシリコン膜１０６ａ、１
０６ｂ、シリサイド膜１０７ａ、１０７ｂおよび絶縁膜
１０８ａ、１０８ｂの側面上にサイドウォール絶縁膜１
０９ａ、１０９ｂをそれぞれ形成する。これによりポリ
シリコン膜１０６ａ、１０６ｂおよびシリサイド膜１０
７ａ、１０７ｂを含むゲート電極がそれぞれ形成され
る。
て、たとえばイオン注入法により不純物をイオン注入す
ることにより、ドレイン領域１０４ａ、１０４ｂ、１０
４ｃをそれぞれ形成する。ポリシリコン膜１０６ａ、１
０６ｂ、シリサイド膜１０７ａ、１０７ｂおよび絶縁膜
１０８ａ、１０８ｂの側面上にサイドウォール絶縁膜１
０９ａ、１０９ｂをそれぞれ形成する。これによりポリ
シリコン膜１０６ａ、１０６ｂおよびシリサイド膜１０
７ａ、１０７ｂを含むゲート電極がそれぞれ形成され
る。
【０００６】そのゲート電極を覆うようにシリコン基板
１０１上にＣＶＤ法により層間絶縁膜１１０を形成す
る。その層間絶縁膜１１０にソース・ドレイン領域１０
４ｂの表面を露出するビット線コンタクトホール１１０
ａを形成する。そのビット線コンタクトホール１１０ａ
に、ポリシリコン膜１１１、シリサイド膜１１２および
絶縁膜１１４を形成する。そのポリシリコン膜１１１、
シリサイド膜１１２および絶縁膜１１４の側面上にサイ
ドウォール絶縁膜１１５を形成する。これにより、ポリ
シリコン膜１１１、シリサイド膜１１２を含むビット線
１１３が形成される。
１０１上にＣＶＤ法により層間絶縁膜１１０を形成す
る。その層間絶縁膜１１０にソース・ドレイン領域１０
４ｂの表面を露出するビット線コンタクトホール１１０
ａを形成する。そのビット線コンタクトホール１１０ａ
に、ポリシリコン膜１１１、シリサイド膜１１２および
絶縁膜１１４を形成する。そのポリシリコン膜１１１、
シリサイド膜１１２および絶縁膜１１４の側面上にサイ
ドウォール絶縁膜１１５を形成する。これにより、ポリ
シリコン膜１１１、シリサイド膜１１２を含むビット線
１１３が形成される。
【０００７】ビット線１１３を覆うように、層間絶縁膜
１１０上にさらに層間絶縁膜１１６を形成する。層間絶
縁膜１１６、１１０に、ソース・ドレイン領域１０４
ａ、１０４ｃの表面をそれぞれ露出するストレージノー
ドコンタクトホール１１６ａ、１１６ｂを形成する。そ
のストレージノードコンタクトホール１１６ａ、１１６
ｂを埋めるようにポリシリコンプラグ１１７ａ、１１７
ｂをそれぞれ形成する。
１１０上にさらに層間絶縁膜１１６を形成する。層間絶
縁膜１１６、１１０に、ソース・ドレイン領域１０４
ａ、１０４ｃの表面をそれぞれ露出するストレージノー
ドコンタクトホール１１６ａ、１１６ｂを形成する。そ
のストレージノードコンタクトホール１１６ａ、１１６
ｂを埋めるようにポリシリコンプラグ１１７ａ、１１７
ｂをそれぞれ形成する。
【０００８】層間絶縁膜１１６上にさらに層間絶縁膜１
１８を形成する。その層間絶縁膜１１８にポリシリコン
プラグ１１７ａ、１１７ｂの表面をそれぞれ露出する開
口部１１８ａ、１１８ｂを形成する。次に、開口部１１
８ａ、１１８ｂの側面上および底面上を含む層間絶縁膜
１１８上にポリシリコン膜１１９を形成する。そのポリ
シリコン膜１１９上に粗面ポリシリコン膜１２０を形成
する。
１８を形成する。その層間絶縁膜１１８にポリシリコン
プラグ１１７ａ、１１７ｂの表面をそれぞれ露出する開
口部１１８ａ、１１８ｂを形成する。次に、開口部１１
８ａ、１１８ｂの側面上および底面上を含む層間絶縁膜
１１８上にポリシリコン膜１１９を形成する。そのポリ
シリコン膜１１９上に粗面ポリシリコン膜１２０を形成
する。
【０００９】次に図２１に示すように、その粗面ポリシ
リコン膜１２０上にフォトレジスト１２１を塗布形成す
る。次に図２２に示すように、フォトレジスト１２１の
全面にエッチングを施すことにより、層間絶縁膜１１８
の上面上に位置するフォトレジスト１２１を除去して、
開口部１１８ａ、１１８ｂ内にのみフォトレジスト１２
１を残す。
リコン膜１２０上にフォトレジスト１２１を塗布形成す
る。次に図２２に示すように、フォトレジスト１２１の
全面にエッチングを施すことにより、層間絶縁膜１１８
の上面上に位置するフォトレジスト１２１を除去して、
開口部１１８ａ、１１８ｂ内にのみフォトレジスト１２
１を残す。
【００１０】次に図２３に示すように、たとえばドライ
エッチングを施すことにより、層間絶縁膜１１８の上面
上に露出しているポリシリコン膜１１９および粗面ポリ
シリコン膜１２０を除去する。その後、図２４に示すよ
うに開口部１１８ａ、１１８ｂ内に残っていたフォトレ
ジスト１２１を除去する。これにより、ポリシリコン膜
１１９ａ、１１９ｂ、粗面ポリシリコン膜１２０ａ、１
２０ｂを含むストレージノード１２２ａ、１２２ｂがそ
れぞれ形成される。その後、粗面ポリシリコン膜１２０
ａ、１２０ｂ上に誘電体膜１２３を形成する。
エッチングを施すことにより、層間絶縁膜１１８の上面
上に露出しているポリシリコン膜１１９および粗面ポリ
シリコン膜１２０を除去する。その後、図２４に示すよ
うに開口部１１８ａ、１１８ｂ内に残っていたフォトレ
ジスト１２１を除去する。これにより、ポリシリコン膜
１１９ａ、１１９ｂ、粗面ポリシリコン膜１２０ａ、１
２０ｂを含むストレージノード１２２ａ、１２２ｂがそ
れぞれ形成される。その後、粗面ポリシリコン膜１２０
ａ、１２０ｂ上に誘電体膜１２３を形成する。
【００１１】次に図２５に示すように、誘電体膜１２３
上にたとえばポリシリコン膜からなるセルプレート１２
４を形成する。そのセルプレート１２４を覆うように層
間絶縁膜１２５を形成する。その層間絶縁膜１２５上に
所定のアルミニウム配線１２６を形成する。これによ
り、ＤＲＡＭの主要部分が完成する。
上にたとえばポリシリコン膜からなるセルプレート１２
４を形成する。そのセルプレート１２４を覆うように層
間絶縁膜１２５を形成する。その層間絶縁膜１２５上に
所定のアルミニウム配線１２６を形成する。これによ
り、ＤＲＡＭの主要部分が完成する。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置の製造方法では、以下に示すような問題点
があった。まず、キャパシタのストレージノード１２２
ａ、１２２ｂを形成する際に、図２３に示す工程におい
て層間絶縁膜１１８上に位置するポリシリコン膜１１９
および粗面ポリシリコン膜１２０はドライエッチングに
より除去される。
た半導体装置の製造方法では、以下に示すような問題点
があった。まず、キャパシタのストレージノード１２２
ａ、１２２ｂを形成する際に、図２３に示す工程におい
て層間絶縁膜１１８上に位置するポリシリコン膜１１９
および粗面ポリシリコン膜１２０はドライエッチングに
より除去される。
【００１３】このとき、図２６に示すように、ストレー
ジノード１２２ａ、１２２ｂの上端部分が尖ってしまう
場合がある。ストレージノード１２２ａ、１２２ｂの上
端部分が尖ってしまうと、その上に形成される誘電体膜
の信頼性が悪化することがあった。その結果、キャパシ
タの信頼性が劣化することがあった。また、ストレージ
ノード１２２ａ、１２２ｂの尖った部分がその後のプロ
セスにおいて折れてしまい、パターン欠陥の原因となっ
て歩留まりが低下するという問題があった。
ジノード１２２ａ、１２２ｂの上端部分が尖ってしまう
場合がある。ストレージノード１２２ａ、１２２ｂの上
端部分が尖ってしまうと、その上に形成される誘電体膜
の信頼性が悪化することがあった。その結果、キャパシ
タの信頼性が劣化することがあった。また、ストレージ
ノード１２２ａ、１２２ｂの尖った部分がその後のプロ
セスにおいて折れてしまい、パターン欠陥の原因となっ
て歩留まりが低下するという問題があった。
【００１４】また、キャパシタの容量を確保するため
に、粗面ポリシリコン膜の粒子をより大きくするプロセ
スが採用されることがある。この場合には、図２７およ
び図２８に示すように、ポリシリコン膜１２９上に比較
的薄い絶縁膜１３０を介在させてアモルファスシリコン
膜１３１が形成される。
に、粗面ポリシリコン膜の粒子をより大きくするプロセ
スが採用されることがある。この場合には、図２７およ
び図２８に示すように、ポリシリコン膜１２９上に比較
的薄い絶縁膜１３０を介在させてアモルファスシリコン
膜１３１が形成される。
【００１５】その後、所定の熱処理を施すことで、図２
９に示すように、アモルファスシリコン膜１３１が粗面
化されて粗面ポリシリコン膜１３２が形成される。な
お、この熱処理により絶縁膜１３０は消失する。このよ
うなプロセスを経ることによって粗面ポリシリコン膜１
３２の粒はより大きく形成される。
９に示すように、アモルファスシリコン膜１３１が粗面
化されて粗面ポリシリコン膜１３２が形成される。な
お、この熱処理により絶縁膜１３０は消失する。このよ
うなプロセスを経ることによって粗面ポリシリコン膜１
３２の粒はより大きく形成される。
【００１６】ところが、この場合、粗面ポリシリコン膜
１３２とポリシリコン膜１２９との密着性が十分ではな
く、粗面ポリシリコン膜１３２の粒がポリシリコン膜１
２９の表面から剥がれてしまうことがあった。このた
め、キャパシタの容量を十分に確保することができずキ
ャパシタの信頼性が低下することがあった。
１３２とポリシリコン膜１２９との密着性が十分ではな
く、粗面ポリシリコン膜１３２の粒がポリシリコン膜１
２９の表面から剥がれてしまうことがあった。このた
め、キャパシタの容量を十分に確保することができずキ
ャパシタの信頼性が低下することがあった。
【００１７】本発明は、上記問題点を解決するためにな
されたものであり、キャパシタの信頼性が確保される半
導体装置の製造方法を提供することを目的とする。
されたものであり、キャパシタの信頼性が確保される半
導体装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法の第１のものは以下の工程を備えている。半
導体基板上に絶縁膜を形成する。絶縁膜に開口部を形成
する。開口部の側面上および底面上を含む絶縁膜上に導
電層を形成する。開口部の内部を含む導電層上に被覆層
を形成する。絶縁膜の上に位置する被覆層および導電層
に所定の除去処理を施すことにより、導電層の上端を絶
縁膜の上面の位置よりも低くして第１電極部を形成す
る。第１電極部上に誘電体膜を介在させて第２電極部を
形成する。
の製造方法の第１のものは以下の工程を備えている。半
導体基板上に絶縁膜を形成する。絶縁膜に開口部を形成
する。開口部の側面上および底面上を含む絶縁膜上に導
電層を形成する。開口部の内部を含む導電層上に被覆層
を形成する。絶縁膜の上に位置する被覆層および導電層
に所定の除去処理を施すことにより、導電層の上端を絶
縁膜の上面の位置よりも低くして第１電極部を形成す
る。第１電極部上に誘電体膜を介在させて第２電極部を
形成する。
【００１９】この製造方法によれば、第１電極部を形成
する工程において、導電層の上端を絶縁膜の上面の位置
よりも低くすることで、導電層の上端部分が絶縁膜の上
面よりも突出してその上端部分が欠落するのを防止でき
るとともに、絶縁膜の上面上に導電層の残渣等が生じる
ことがなくなり絶縁膜上の導電層が完全に除去される、
これにより、パターン欠陥の発生が抑制され信頼性の高
い第１電極部が形成されて、第１電極部、誘電体膜およ
び第１電極部を含むキャパシタの信頼性が向上する。
する工程において、導電層の上端を絶縁膜の上面の位置
よりも低くすることで、導電層の上端部分が絶縁膜の上
面よりも突出してその上端部分が欠落するのを防止でき
るとともに、絶縁膜の上面上に導電層の残渣等が生じる
ことがなくなり絶縁膜上の導電層が完全に除去される、
これにより、パターン欠陥の発生が抑制され信頼性の高
い第１電極部が形成されて、第１電極部、誘電体膜およ
び第１電極部を含むキャパシタの信頼性が向上する。
【００２０】好ましくは、第１電極部を形成する工程に
おける所定の除去処理は、被覆層と導電層とを実質的に
同じ速度にて除去して、絶縁膜の上面、開口部の開口端
に露出する被覆層および導電層の表面をそれぞれ一致さ
せる第１工程と、絶縁層を実質的に残して開口部の開口
端近傍に位置する導電層の部分を除去する第２工程とを
含んでいる。
おける所定の除去処理は、被覆層と導電層とを実質的に
同じ速度にて除去して、絶縁膜の上面、開口部の開口端
に露出する被覆層および導電層の表面をそれぞれ一致さ
せる第１工程と、絶縁層を実質的に残して開口部の開口
端近傍に位置する導電層の部分を除去する第２工程とを
含んでいる。
【００２１】この場合には、第１工程により絶縁膜の上
面、開口部の開口端面に露出する被覆膜および導電層の
表面が容易に同一平面内に位置するようになって、導電
層の上端部が突出して欠落するのを防止でき、第２工程
により絶縁膜上の導電層または被覆層の残渣を完全に除
去することができる。
面、開口部の開口端面に露出する被覆膜および導電層の
表面が容易に同一平面内に位置するようになって、導電
層の上端部が突出して欠落するのを防止でき、第２工程
により絶縁膜上の導電層または被覆層の残渣を完全に除
去することができる。
【００２２】また好ましくは、第１工程は、化学的機械
研磨法により絶縁膜の上面上に位置する被覆層および導
電層を除去することを含んでいる。
研磨法により絶縁膜の上面上に位置する被覆層および導
電層を除去することを含んでいる。
【００２３】この場合には、絶縁膜の上面、開口部の開
口端面に露出する被覆膜および導電層の表面の位置を合
わせることができる。
口端面に露出する被覆膜および導電層の表面の位置を合
わせることができる。
【００２４】また好ましくは、第１工程は、ＣＦ4と過
剰のＯ2を含む雰囲気の下で、被覆層および導電層を除
去する工程を含んでいる。
剰のＯ2を含む雰囲気の下で、被覆層および導電層を除
去する工程を含んでいる。
【００２５】この場合には、特に化学的機械研磨装置を
用いなくても、通常用いられているエッチング装置によ
り、絶縁膜の上面、開口部の開口端面に露出する被覆膜
および導電層の表面の位置を合わせることができる。
用いなくても、通常用いられているエッチング装置によ
り、絶縁膜の上面、開口部の開口端面に露出する被覆膜
および導電層の表面の位置を合わせることができる。
【００２６】さらに好ましくは、第２工程は、ＣＦ4お
よびＯ2を含むガスの雰囲気中にて導電層を除去する工
程を含んでいる。
よびＯ2を含むガスの雰囲気中にて導電層を除去する工
程を含んでいる。
【００２７】この場合には、絶縁膜を実質的にエッチン
グすることなく導電層のみを容易にエッチングすること
ができて、導電層の上端を絶縁膜の上面の位置よりも低
くすることができる。
グすることなく導電層のみを容易にエッチングすること
ができて、導電層の上端を絶縁膜の上面の位置よりも低
くすることができる。
【００２８】好ましくは、第１電極部を形成した後、誘
電体膜を形成する前に、第１電極部の外側に位置する絶
縁膜を除去する工程を含んでいる。
電体膜を形成する前に、第１電極部の外側に位置する絶
縁膜を除去する工程を含んでいる。
【００２９】この場合には、第１電極部の内周面に加え
て外周面も第２電極部との重なり部分となってキャパシ
タの容量を増加することができる。
て外周面も第２電極部との重なり部分となってキャパシ
タの容量を増加することができる。
【００３０】本発明に係る半導体装置の製造方法の第２
のものは以下の工程を備えている。半導体基板の主表面
上に第１電極部を形成する。第１電極部上に誘電体膜を
介在させて第２電極部を形成する。第１電極部を形成す
る工程は、第１層を形成する工程と、第１層上に斑状に
絶縁層を形成する工程と、その絶縁層上に第２層を形成
する工程と、第２層に熱処理を施すことにより、第２層
を粗面化する工程とを備えている。
のものは以下の工程を備えている。半導体基板の主表面
上に第１電極部を形成する。第１電極部上に誘電体膜を
介在させて第２電極部を形成する。第１電極部を形成す
る工程は、第１層を形成する工程と、第１層上に斑状に
絶縁層を形成する工程と、その絶縁層上に第２層を形成
する工程と、第２層に熱処理を施すことにより、第２層
を粗面化する工程とを備えている。
【００３１】この製造方法によれば、粗面化された第２
層と第１層との密着性が向上して、第２層が第１層から
容易に剥がれることがなくなり、第１電極部、誘電体膜
および第２電極を有するキャパシタを含む半導体装置の
信頼性が向上する。
層と第１層との密着性が向上して、第２層が第１層から
容易に剥がれることがなくなり、第１電極部、誘電体膜
および第２電極を有するキャパシタを含む半導体装置の
信頼性が向上する。
【００３２】好ましくは、絶縁層を形成する工程は化学
的酸化法により形成することを含んでいる。
的酸化法により形成することを含んでいる。
【００３３】この場合には、第１層上に絶縁層が成長す
る初期の段階において絶縁層が斑状に成長する。
る初期の段階において絶縁層が斑状に成長する。
【００３４】具体的な膜種として、第１層はポリシリコ
ン膜を含み、第２層はアモルファスシリコン膜を含んで
いることが望ましい。
ン膜を含み、第２層はアモルファスシリコン膜を含んで
いることが望ましい。
【００３５】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る半導体装置の製造方法の一
例としてＤＲＡＭの製造方法について説明する。まず図
１に示すように、シリコン基板１上にウェル注入層２お
よび分離絶縁膜３を形成する。シリコン基板１上にシリ
コン酸化膜、ポリシリコン膜および絶縁膜（いずれも図
示せず）を順次形成する。そのシリコン酸化膜、ポリシ
リコン膜および絶縁膜に所定の写真製版およびエッチン
グを施すことにより、分離絶縁膜３によって挟まれた領
域上にゲート絶縁膜５ａ、５ｂを介在させてポリシリコ
ン膜６ａ、６ｂ、シリサイド膜７ａ、７ｂおよび絶縁膜
８ａ、８ｂをそれぞれ形成する。
例としてＤＲＡＭの製造方法について説明する。まず図
１に示すように、シリコン基板１上にウェル注入層２お
よび分離絶縁膜３を形成する。シリコン基板１上にシリ
コン酸化膜、ポリシリコン膜および絶縁膜（いずれも図
示せず）を順次形成する。そのシリコン酸化膜、ポリシ
リコン膜および絶縁膜に所定の写真製版およびエッチン
グを施すことにより、分離絶縁膜３によって挟まれた領
域上にゲート絶縁膜５ａ、５ｂを介在させてポリシリコ
ン膜６ａ、６ｂ、シリサイド膜７ａ、７ｂおよび絶縁膜
８ａ、８ｂをそれぞれ形成する。
【００３６】絶縁膜８ａ、８ｂをマスクとして、所定の
導電型のイオンを注入することにより、ソース・ドレイ
ン領域４ａ〜４ｃをそれぞれ形成する。ポリシリコン膜
６ａ、６ｂ、シリサイド膜７ａ、７ｂおよび絶縁膜８
ａ、８ｂの側面上にサイドウォール絶縁膜９ａ、９ｂを
それぞれ形成する。これにより、ポリシリコン膜６ａ、
６ｂ、シリサイド膜７ａ、７ｂを含むゲート電極部がそ
れぞれ形成される。
導電型のイオンを注入することにより、ソース・ドレイ
ン領域４ａ〜４ｃをそれぞれ形成する。ポリシリコン膜
６ａ、６ｂ、シリサイド膜７ａ、７ｂおよび絶縁膜８
ａ、８ｂの側面上にサイドウォール絶縁膜９ａ、９ｂを
それぞれ形成する。これにより、ポリシリコン膜６ａ、
６ｂ、シリサイド膜７ａ、７ｂを含むゲート電極部がそ
れぞれ形成される。
【００３７】次に図２に示すように、層間絶縁膜１０を
形成する。その層間絶縁膜１０に、ソース・ドレイン領
域４ｂの表面を露出するビット線コンタクトホール１０
ａを形成する。次に図３に示すように、ビット線コンタ
クトホール１０ａを埋めるようにポリシリコン膜、シリ
サイド膜および絶縁膜（いずれも図示せず）をそれぞれ
形成する。
形成する。その層間絶縁膜１０に、ソース・ドレイン領
域４ｂの表面を露出するビット線コンタクトホール１０
ａを形成する。次に図３に示すように、ビット線コンタ
クトホール１０ａを埋めるようにポリシリコン膜、シリ
サイド膜および絶縁膜（いずれも図示せず）をそれぞれ
形成する。
【００３８】その絶縁膜、シリサイド膜およびポリシリ
コン膜に所定の写真製版およびエッチングを施すことに
よりポリシリコン膜１１およびシリサイド膜１２を含む
ビット線１３を形成する。そのビット線１３の側面上に
サイドウォール絶縁膜１５を形成する。
コン膜に所定の写真製版およびエッチングを施すことに
よりポリシリコン膜１１およびシリサイド膜１２を含む
ビット線１３を形成する。そのビット線１３の側面上に
サイドウォール絶縁膜１５を形成する。
【００３９】次に図４に示すように、ビット線１３を覆
うように層間絶縁膜１０上にさらに層間絶縁膜１６を形
成する。その層間絶縁膜１６、１０に所定の写真製版お
よびエッチングを施すことにより、ソース・ドレイン領
域４ａ、４ｃの表面をそれぞれ露出するストレージノー
ドコンタクトホール１６ａ、１６ｂをそれぞれ形成す
る。
うように層間絶縁膜１０上にさらに層間絶縁膜１６を形
成する。その層間絶縁膜１６、１０に所定の写真製版お
よびエッチングを施すことにより、ソース・ドレイン領
域４ａ、４ｃの表面をそれぞれ露出するストレージノー
ドコンタクトホール１６ａ、１６ｂをそれぞれ形成す
る。
【００４０】次に図５に示すように、ストレージノード
コンタクトホール１６ａ、１６ｂを埋めるように層間絶
縁膜１６上にポリシリコン膜（図示せず）を形成する。
そのポリシリコン膜の全面にエッチングを施すことによ
り、ストレージノードコンタクトホール１６ａ、１６ｂ
内にポリシリコンプラグ１７ａ、１７ｂをそれぞれ形成
する。
コンタクトホール１６ａ、１６ｂを埋めるように層間絶
縁膜１６上にポリシリコン膜（図示せず）を形成する。
そのポリシリコン膜の全面にエッチングを施すことによ
り、ストレージノードコンタクトホール１６ａ、１６ｂ
内にポリシリコンプラグ１７ａ、１７ｂをそれぞれ形成
する。
【００４１】次に図６に示すように、層間絶縁膜１６上
にさらに層間絶縁膜１８を形成する。その層間絶縁膜１
８に所定の写真製版およびエッチングを施すことによ
り、ポリシリコンプラグ１７ａ、１７ｂの表面を露出す
る開口部１８ａ、１８ｂをそれぞれ形成する。次に図７
に示すように、開口部１８ａ、１８ｂの側面および底面
上を含む層間絶縁膜１８上にポリシリコン膜１９を形成
する。
にさらに層間絶縁膜１８を形成する。その層間絶縁膜１
８に所定の写真製版およびエッチングを施すことによ
り、ポリシリコンプラグ１７ａ、１７ｂの表面を露出す
る開口部１８ａ、１８ｂをそれぞれ形成する。次に図７
に示すように、開口部１８ａ、１８ｂの側面および底面
上を含む層間絶縁膜１８上にポリシリコン膜１９を形成
する。
【００４２】次に図８に示すように、ポリシリコン膜１
９上にアモルファスシリコン膜（図示せず）を形成す
る。真空中にてそのアモルファスシリコン膜に温度約６
００℃の下で熱処理を施すことにより、粗面ポリシリコ
ン膜２０を形成する。次に図９に示すように、開口部１
８ａ、１８ｂを埋め込むように、粗面ポリシリコン膜２
０上にフォトレジスト２１を塗布形成する。
９上にアモルファスシリコン膜（図示せず）を形成す
る。真空中にてそのアモルファスシリコン膜に温度約６
００℃の下で熱処理を施すことにより、粗面ポリシリコ
ン膜２０を形成する。次に図９に示すように、開口部１
８ａ、１８ｂを埋め込むように、粗面ポリシリコン膜２
０上にフォトレジスト２１を塗布形成する。
【００４３】次に図１０に示すように、ＣＭＰ（Chemic
al Mechanical Polishing）法により、層間絶縁膜１８
の上面上に位置するポリシリコン膜１９、粗面ポリシリ
コン膜２０およびフォトレジスト２１を研磨除去する。
次に、図１１に示すように、ＣＦ4およびＯ2を含むガス
の雰囲気にてエッチングを施すことにより、実質的にフ
ォトレジスト２１を残して開口部１８ａ、１８ｂの開口
端近傍に位置するポリシリコン膜１９ａ、１９ｂおよび
粗面ポリシリコン膜２０ａ、２０ｂの部分を除去する。
これにより、ポリシリコン膜１９ａ、１９ｂおよび粗面
ポリシリコン膜２０ａ、２０ｂの上端は層間絶縁膜１８
の上面よりも低くなる。このようにして、ストレージノ
ード２２ａ、２２ｂが形成される。
al Mechanical Polishing）法により、層間絶縁膜１８
の上面上に位置するポリシリコン膜１９、粗面ポリシリ
コン膜２０およびフォトレジスト２１を研磨除去する。
次に、図１１に示すように、ＣＦ4およびＯ2を含むガス
の雰囲気にてエッチングを施すことにより、実質的にフ
ォトレジスト２１を残して開口部１８ａ、１８ｂの開口
端近傍に位置するポリシリコン膜１９ａ、１９ｂおよび
粗面ポリシリコン膜２０ａ、２０ｂの部分を除去する。
これにより、ポリシリコン膜１９ａ、１９ｂおよび粗面
ポリシリコン膜２０ａ、２０ｂの上端は層間絶縁膜１８
の上面よりも低くなる。このようにして、ストレージノ
ード２２ａ、２２ｂが形成される。
【００４４】次に図１２に示すように、フォトレジスト
２１を除去する。その後、粗面ポリシリコン膜２０ａ、
２０ｂ上に誘電体膜２３を形成する。次に図１３に示す
ように、誘電体膜２３上にたとえばポリシリコン膜から
なるセルプレート２４を形成する。これにより、ストレ
ージノード２２ａ、２２ｂ、誘電体膜２３およびセルプ
レート２４を含むキャパシタＣ１、Ｃ２がそれぞれ形成
される。
２１を除去する。その後、粗面ポリシリコン膜２０ａ、
２０ｂ上に誘電体膜２３を形成する。次に図１３に示す
ように、誘電体膜２３上にたとえばポリシリコン膜から
なるセルプレート２４を形成する。これにより、ストレ
ージノード２２ａ、２２ｂ、誘電体膜２３およびセルプ
レート２４を含むキャパシタＣ１、Ｃ２がそれぞれ形成
される。
【００４５】そのキャパシタＣ１、Ｃ２を覆うように層
間絶縁膜２５を形成する。その層間絶縁膜２５上に、た
とえばスパッタ法によりアルミニウム膜（図示せず）を
形成する。そのアルミニウム膜に所定の写真製版および
エッチングを施すことによりアルミニウム配線２６を形
成する。これにより、ＤＲＡＭの主要部分が完成する。
間絶縁膜２５を形成する。その層間絶縁膜２５上に、た
とえばスパッタ法によりアルミニウム膜（図示せず）を
形成する。そのアルミニウム膜に所定の写真製版および
エッチングを施すことによりアルミニウム配線２６を形
成する。これにより、ＤＲＡＭの主要部分が完成する。
【００４６】上述した製造方法によれば、まず図１０に
示す工程において、フォトレジスト２１、粗面ポリシリ
コン膜２０およびポリシリコン膜１９がＣＰＭ法により
研磨されることで、それぞれの除去速度が実質的に同じ
速度となる。これにより、層間絶縁膜１８の上面、開口
部１８ａ、１８ｂの開口端に露出するフォトレジスト２
１、粗面ポリシリコン膜２０およびポリシリコン膜１９
の表面が同一平面内に位置するようになって、粗面ポリ
シリコン膜２０およびポリシリコン膜１９の上端が突出
して欠落するのを防止することができる。
示す工程において、フォトレジスト２１、粗面ポリシリ
コン膜２０およびポリシリコン膜１９がＣＰＭ法により
研磨されることで、それぞれの除去速度が実質的に同じ
速度となる。これにより、層間絶縁膜１８の上面、開口
部１８ａ、１８ｂの開口端に露出するフォトレジスト２
１、粗面ポリシリコン膜２０およびポリシリコン膜１９
の表面が同一平面内に位置するようになって、粗面ポリ
シリコン膜２０およびポリシリコン膜１９の上端が突出
して欠落するのを防止することができる。
【００４７】また、図１１に示す工程において、ＣＦ4
およびＯ2を含むガスの雰囲気にてエッチングを施すこ
とにより、実質的にフォトレジスト２１を残して露出し
たストレージノード２２ａ、２２ｂとなるポリシリコン
膜１９ａ、粗面ポリシリコン膜２０ａの上端部分が除去
される。これにより、ストレージノード２２ａ、２２ｂ
の上端の位置が層間絶縁膜１８の上面よりも低くなる。
これにより、層間絶縁膜上のポリシリコン膜１９や粗面
ポリシリコン膜１９の残渣を完全に除去することができ
る。その結果、パターン欠陥の発生が抑制され信頼性の
高いストレージノード２２ａ、２２ｂが形成されて、キ
ャパシタＣ１、Ｃ２の信頼性が向上する。
およびＯ2を含むガスの雰囲気にてエッチングを施すこ
とにより、実質的にフォトレジスト２１を残して露出し
たストレージノード２２ａ、２２ｂとなるポリシリコン
膜１９ａ、粗面ポリシリコン膜２０ａの上端部分が除去
される。これにより、ストレージノード２２ａ、２２ｂ
の上端の位置が層間絶縁膜１８の上面よりも低くなる。
これにより、層間絶縁膜上のポリシリコン膜１９や粗面
ポリシリコン膜１９の残渣を完全に除去することができ
る。その結果、パターン欠陥の発生が抑制され信頼性の
高いストレージノード２２ａ、２２ｂが形成されて、キ
ャパシタＣ１、Ｃ２の信頼性が向上する。
【００４８】なお、この実施の形態では、図１０に示す
工程において、ＣＭＰ法によりレジスト２１、粗面ポリ
シリコン膜２０およびポリシリコン膜１９の除去を行な
った。この他に、フォトレジスト２１、粗面ポリシリコ
ン膜２０およびポリシリコン膜１９のエッチング選択比
がほぼ１となるようなエッチング条件であればＣＭＰ法
に限られず、たとえば、ＣＦ4と過剰のＯ2を含む雰囲気
の下でエッチングを施すことでも、露出した層間絶縁膜
１８の上面、開口部１８ａ、１８ｂの開口端に露出する
フォトレジスト２１、粗面ポリシリコン膜２０およびポ
リシリコン膜１９のそれぞれの表面の位置を同じ位置に
合わせることができる。
工程において、ＣＭＰ法によりレジスト２１、粗面ポリ
シリコン膜２０およびポリシリコン膜１９の除去を行な
った。この他に、フォトレジスト２１、粗面ポリシリコ
ン膜２０およびポリシリコン膜１９のエッチング選択比
がほぼ１となるようなエッチング条件であればＣＭＰ法
に限られず、たとえば、ＣＦ4と過剰のＯ2を含む雰囲気
の下でエッチングを施すことでも、露出した層間絶縁膜
１８の上面、開口部１８ａ、１８ｂの開口端に露出する
フォトレジスト２１、粗面ポリシリコン膜２０およびポ
リシリコン膜１９のそれぞれの表面の位置を同じ位置に
合わせることができる。
【００４９】その結果、粗面ポリシリコン膜２０および
ポリシリコン膜１９の上端が突出して欠落するのを防止
することができる。また、化学的機械研磨装置を用いな
くても、通常用いられているエッチング装置を用いて除
去が可能になる。
ポリシリコン膜１９の上端が突出して欠落するのを防止
することができる。また、化学的機械研磨装置を用いな
くても、通常用いられているエッチング装置を用いて除
去が可能になる。
【００５０】実施の形態２ 実施の形態１において説明した方法によれば、ストレー
ジノード２２ａ、２２ｂとなる粗面ポリシリコン膜２０
およびポリシリコン膜１９の上端が突出して欠落するの
を防止することができる。このように、ストレージノー
ド２２ａ、２２ｂの上端部分が欠落することが防止でき
るので、ストレージノード２２ａ、２２ｂの外側に位置
する層間絶縁膜１８を除去することが可能になる。
ジノード２２ａ、２２ｂとなる粗面ポリシリコン膜２０
およびポリシリコン膜１９の上端が突出して欠落するの
を防止することができる。このように、ストレージノー
ド２２ａ、２２ｂの上端部分が欠落することが防止でき
るので、ストレージノード２２ａ、２２ｂの外側に位置
する層間絶縁膜１８を除去することが可能になる。
【００５１】本発明の実施の形態２では、そのような層
間絶縁膜１８を除去する場合について説明する。まず、
実施の形態１において説明した図１１に示す工程におい
て、フォトレジスト２１を除去した後、図１４に示すよ
うに、ストレージノード２２ａ、２２ｂの外側に位置す
る層間絶縁膜１８を除去する。
間絶縁膜１８を除去する場合について説明する。まず、
実施の形態１において説明した図１１に示す工程におい
て、フォトレジスト２１を除去した後、図１４に示すよ
うに、ストレージノード２２ａ、２２ｂの外側に位置す
る層間絶縁膜１８を除去する。
【００５２】次に図１５に示すように、ストレージノー
ド２２ａ、２２ｂ上に誘電体膜２７を介在させて、たと
えばポリシリコン膜からなるセルプレート２８を形成す
る。これにより、ストレージノード２２ａ、２２ｂ、誘
電体膜２７およびセルプレート２８を含むキャパシタＣ
３、Ｃ４が形成される。そのキャパシタＣ３、Ｃ４を覆
うように層間絶縁膜２５を形成する。その層間絶縁膜２
５上にアルミニウム配線２６を形成する。以上により、
ＤＲＡＭの主要部分が完成する。
ド２２ａ、２２ｂ上に誘電体膜２７を介在させて、たと
えばポリシリコン膜からなるセルプレート２８を形成す
る。これにより、ストレージノード２２ａ、２２ｂ、誘
電体膜２７およびセルプレート２８を含むキャパシタＣ
３、Ｃ４が形成される。そのキャパシタＣ３、Ｃ４を覆
うように層間絶縁膜２５を形成する。その層間絶縁膜２
５上にアルミニウム配線２６を形成する。以上により、
ＤＲＡＭの主要部分が完成する。
【００５３】上述した製造方法では、ストレージノード
２２ａ、２２ｂの先端部分が欠落するおそれがなくなる
ため、ストレージノード２２ａ、２２ｂの外側に位置す
る層間絶縁膜１８を除去することができる。これによ
り、ストレージノード２２ａ、２２ｂの内周面に加えて
その外周面もセルプレート２８との重なり部分となって
キャパシタＣ３、Ｃ４の容量をさらに増加することがで
き、ＤＲＡＭにおけるリフレッシュ特性、ソフトエラー
耐性および動作マージンがさらに向上する。
２２ａ、２２ｂの先端部分が欠落するおそれがなくなる
ため、ストレージノード２２ａ、２２ｂの外側に位置す
る層間絶縁膜１８を除去することができる。これによ
り、ストレージノード２２ａ、２２ｂの内周面に加えて
その外周面もセルプレート２８との重なり部分となって
キャパシタＣ３、Ｃ４の容量をさらに増加することがで
き、ＤＲＡＭにおけるリフレッシュ特性、ソフトエラー
耐性および動作マージンがさらに向上する。
【００５４】実施の形態３ 本発明の実施の形態３に係る半導体装置の製造方法につ
いて説明する。本実施の形態では、ストレージノードに
おける粗面ポリシリコン膜の粒をより大きく形成する場
合について説明する。
いて説明する。本実施の形態では、ストレージノードに
おける粗面ポリシリコン膜の粒をより大きく形成する場
合について説明する。
【００５５】まず、実施の形態１において説明した図６
に示す工程の後、図１６に示すように開口部１８ａ、１
８ｂの側面上および底面上を含む層間絶縁膜１８上にポ
リシリコン膜２９を形成する。そのポリシリコン膜２９
上に膜厚約０．５ｎｍの絶縁層３０を形成する。
に示す工程の後、図１６に示すように開口部１８ａ、１
８ｂの側面上および底面上を含む層間絶縁膜１８上にポ
リシリコン膜２９を形成する。そのポリシリコン膜２９
上に膜厚約０．５ｎｍの絶縁層３０を形成する。
【００５６】この絶縁層３０を形成する際に、たとえば
アンモニア水と過酸化水素水とを混合した液を用いて化
学的酸化を施す。図１７に示すように、このような化学
的酸化を施すことで、ポリシリコン膜２９上に絶縁膜３
０が成長する初期の段階おいて絶縁層３０が斑状に容易
に成長する。
アンモニア水と過酸化水素水とを混合した液を用いて化
学的酸化を施す。図１７に示すように、このような化学
的酸化を施すことで、ポリシリコン膜２９上に絶縁膜３
０が成長する初期の段階おいて絶縁層３０が斑状に容易
に成長する。
【００５７】その後、図１８に示すように斑状の絶縁層
３０上にアモルファスシリコン膜３１を形成する。次
に、図１９に示すように、所定の真空度および温度約６
００℃の下で熱処理を施すことによりアモルファスシリ
コン膜３１を粗面化し、粗面ポリシリコン膜３２を形成
する。
３０上にアモルファスシリコン膜３１を形成する。次
に、図１９に示すように、所定の真空度および温度約６
００℃の下で熱処理を施すことによりアモルファスシリ
コン膜３１を粗面化し、粗面ポリシリコン膜３２を形成
する。
【００５８】このとき、図１８に示すように、アモルフ
ァスシリコン膜３１とポリシリコン膜２９とが直接接触
する部分を有するため、形成された粗面ポリシリコン膜
３２においては、ポリシリコン膜２９との接触領域Ｌ１
が図２９に示す従来の粗面ポリシリコン膜１３２の場合
の接触領域Ｌ２よりも大きくなる。これにより、粗面ポ
リシリコン膜３２がポリシリコン膜２９から容易に剥が
れることがなくなり、キャパシタとしての容量が確保さ
れキャパシタの信頼性が向上する。
ァスシリコン膜３１とポリシリコン膜２９とが直接接触
する部分を有するため、形成された粗面ポリシリコン膜
３２においては、ポリシリコン膜２９との接触領域Ｌ１
が図２９に示す従来の粗面ポリシリコン膜１３２の場合
の接触領域Ｌ２よりも大きくなる。これにより、粗面ポ
リシリコン膜３２がポリシリコン膜２９から容易に剥が
れることがなくなり、キャパシタとしての容量が確保さ
れキャパシタの信頼性が向上する。
【００５９】なお、この実施の形態では、化学的酸化法
により斑状の絶縁層３０を形成する場合について説明し
たが、この他に、比較的薄い絶縁層を形成した後に、そ
の絶縁層に、たとえば、ボロンあるいはヒ素をドーズ量
〜１０15／ｃｍ2にてイオン注入法により注入してもよ
い。この場合にも、イオンがその絶縁層を突き抜けるこ
とに起因して、粗面ポリシリコン膜とポリシリコン膜と
の密着性を向上できることが確認された。
により斑状の絶縁層３０を形成する場合について説明し
たが、この他に、比較的薄い絶縁層を形成した後に、そ
の絶縁層に、たとえば、ボロンあるいはヒ素をドーズ量
〜１０15／ｃｍ2にてイオン注入法により注入してもよ
い。この場合にも、イオンがその絶縁層を突き抜けるこ
とに起因して、粗面ポリシリコン膜とポリシリコン膜と
の密着性を向上できることが確認された。
【００６０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６１】
【発明の効果】本発明に係る半導体装置の製造方法の第
１のものによれば、第１電極部を形成する工程におい
て、導電層の上端を絶縁膜の上面の位置よりも低くする
ことで、導電層の上端部分が絶縁膜の上面よりも突出し
てその上端部分が欠落するのを防止できるとともに、絶
縁膜の上面上に導電層の残渣等が生じることがなくなり
絶縁膜上の導電層が完全に除去される、これにより、パ
ターン欠陥の発生が抑制され信頼性の高い第１電極部が
形成されて、第１電極部、誘電体膜および第１電極部を
含むキャパシタの信頼性が向上する。
１のものによれば、第１電極部を形成する工程におい
て、導電層の上端を絶縁膜の上面の位置よりも低くする
ことで、導電層の上端部分が絶縁膜の上面よりも突出し
てその上端部分が欠落するのを防止できるとともに、絶
縁膜の上面上に導電層の残渣等が生じることがなくなり
絶縁膜上の導電層が完全に除去される、これにより、パ
ターン欠陥の発生が抑制され信頼性の高い第１電極部が
形成されて、第１電極部、誘電体膜および第１電極部を
含むキャパシタの信頼性が向上する。
【００６２】好ましくは、第１電極部を形成する工程に
おける所定の除去処理は、被覆層と導電層とを実質的に
同じ速度にて除去して、絶縁膜の上面、開口部の開口端
に露出する被覆層および導電層の表面をそれぞれ一致さ
せる第１工程と、絶縁層を実質的に残して開口部の開口
端近傍に位置する導電層の部分を除去する第２工程とを
含んでいることで、第１工程により絶縁膜の上面、開口
部の開口端面に露出する被覆膜および導電層の表面が容
易に同一平面内に位置するようになって、導電層の上端
部が突出して欠落するのを防止でき、第２工程により絶
縁膜上の導電層または被覆層の残渣を完全に除去するこ
とができる。
おける所定の除去処理は、被覆層と導電層とを実質的に
同じ速度にて除去して、絶縁膜の上面、開口部の開口端
に露出する被覆層および導電層の表面をそれぞれ一致さ
せる第１工程と、絶縁層を実質的に残して開口部の開口
端近傍に位置する導電層の部分を除去する第２工程とを
含んでいることで、第１工程により絶縁膜の上面、開口
部の開口端面に露出する被覆膜および導電層の表面が容
易に同一平面内に位置するようになって、導電層の上端
部が突出して欠落するのを防止でき、第２工程により絶
縁膜上の導電層または被覆層の残渣を完全に除去するこ
とができる。
【００６３】また好ましくは、第１工程は、化学的機械
研磨法により絶縁膜の上面上に位置する被覆層および導
電層を除去することを含んでいることで、絶縁膜の上
面、開口部の開口端面に露出する被覆膜および導電層の
表面の位置を合わせることができる。
研磨法により絶縁膜の上面上に位置する被覆層および導
電層を除去することを含んでいることで、絶縁膜の上
面、開口部の開口端面に露出する被覆膜および導電層の
表面の位置を合わせることができる。
【００６４】また好ましくは、第１工程は、ＣＦ4と過
剰のＯ2を含む雰囲気の下で、被覆層および導電層を除
去する工程を含んでいることで、特に化学的機械研磨装
置を用いなくても、通常用いられているエッチング装置
により、絶縁膜の上面、開口部の開口端面に露出する被
覆膜および導電層の表面の位置を合わせることができ
る。
剰のＯ2を含む雰囲気の下で、被覆層および導電層を除
去する工程を含んでいることで、特に化学的機械研磨装
置を用いなくても、通常用いられているエッチング装置
により、絶縁膜の上面、開口部の開口端面に露出する被
覆膜および導電層の表面の位置を合わせることができ
る。
【００６５】さらに好ましくは、第２工程は、ＣＦ4お
よびＯ2を含むガスの雰囲気中にて導電層を除去する工
程を含んでいることで、絶縁膜を実質的にエッチングす
ることなく導電層のみを容易にエッチングすることがで
きて、導電層の上端を絶縁膜の上面の位置よりも低くす
ることができる。
よびＯ2を含むガスの雰囲気中にて導電層を除去する工
程を含んでいることで、絶縁膜を実質的にエッチングす
ることなく導電層のみを容易にエッチングすることがで
きて、導電層の上端を絶縁膜の上面の位置よりも低くす
ることができる。
【００６６】好ましくは、第１電極部を形成した後、誘
電体膜を形成する前に、第１電極部の外側に位置する絶
縁膜を除去する工程を含んでいることで、第１電極部の
内周面に加えて外周面も第２電極部との重なり部分とな
ってキャパシタの容量を増加することができる。
電体膜を形成する前に、第１電極部の外側に位置する絶
縁膜を除去する工程を含んでいることで、第１電極部の
内周面に加えて外周面も第２電極部との重なり部分とな
ってキャパシタの容量を増加することができる。
【００６７】本発明に係る半導体装置の製造方法の第２
のものによれば、粗面化された第２層と第１層との密着
性が向上して、第２層が第１層から容易に剥がれること
がなくなり、第１電極部、誘電体膜および第２電極を有
するキャパシタを含む半導体装置の信頼性が向上する。
のものによれば、粗面化された第２層と第１層との密着
性が向上して、第２層が第１層から容易に剥がれること
がなくなり、第１電極部、誘電体膜および第２電極を有
するキャパシタを含む半導体装置の信頼性が向上する。
【００６８】好ましくは、絶縁層を形成する工程は化学
的酸化法により形成することを含んでいることで、第１
層上に絶縁層が成長する初期の段階において絶縁層が斑
状に成長する。
的酸化法により形成することを含んでいることで、第１
層上に絶縁層が成長する初期の段階において絶縁層が斑
状に成長する。
【００６９】具体的な膜種として、第１層はポリシリコ
ン膜を含み、第２層はアモルファスシリコン膜を含んで
いることが望ましい。
ン膜を含み、第２層はアモルファスシリコン膜を含んで
いることが望ましい。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の１工程を示す断面図である。
造方法の１工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置の
製造方法の１工程を示す断面図である。
製造方法の１工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１６】 本発明の実施の形態３に係る半導体装置の
製造方法の１工程を示す断面図である。
製造方法の１工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の部分拡大断面図である。
の部分拡大断面図である。
【図１８】 同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す部分拡大断面図である。
の後に行なわれる工程を示す部分拡大断面図である。
【図１９】 同実施の形態において、図１８に示す工程
の後に行なわれる工程を示す部分拡大断面図である。
の後に行なわれる工程を示す部分拡大断面図である。
【図２０】 従来の半導体装置の製造方法の１工程を示
す断面図である。
す断面図である。
【図２１】 図２０に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２２】 図２１に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２３】 図２２に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２４】 図２３に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２５】 図２４に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２６】 従来の半導体装置の製造方法の問題点を示
す断面図である。
す断面図である。
【図２７】 従来の半導体装置の製造方法の他の問題点
を説明するための１工程断面図である。
を説明するための１工程断面図である。
【図２８】 図２７に示す工程における部分拡大断面図
である。
である。
【図２９】 図２８に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
１ シリコン基板、２ ウェル注入層、３ 分離絶縁
膜、４ａ〜４ｃ ソース・ドレイン領域、５ａ、５ｂ
ゲート絶縁膜、６ａ、６ｂ、１１、１９、１９ａ、２９
ポリシリコン膜、７ａ、７ｂ、１２ シリサイド膜、
８ａ、８ｂ、１４、３０ 絶縁膜、９ａ、９ｂ、１５
サイドウォール絶縁膜、１０、１６、１８、２５ 層間
絶縁膜、１０ａ ビット線コンタクトホール、１３ ビ
ット線、１６ａ、１６ｂ ストレージノードコンタクト
ホール、１７ａ、１７ｂ ポリシリコンプラグ、１８
ａ、１８ｂ 開口部、２０、２０ａ、３２ 粗面ポリシ
リコン膜、２１ フォトレジスト、２２ａ、２２ｂ ス
トレージノード、２３、２７誘電体膜、２４、２８ セ
ルプレート、２６ アルミニウム配線、Ｃ１、Ｃ２、Ｃ
３、Ｃ４ キャパシタ。
膜、４ａ〜４ｃ ソース・ドレイン領域、５ａ、５ｂ
ゲート絶縁膜、６ａ、６ｂ、１１、１９、１９ａ、２９
ポリシリコン膜、７ａ、７ｂ、１２ シリサイド膜、
８ａ、８ｂ、１４、３０ 絶縁膜、９ａ、９ｂ、１５
サイドウォール絶縁膜、１０、１６、１８、２５ 層間
絶縁膜、１０ａ ビット線コンタクトホール、１３ ビ
ット線、１６ａ、１６ｂ ストレージノードコンタクト
ホール、１７ａ、１７ｂ ポリシリコンプラグ、１８
ａ、１８ｂ 開口部、２０、２０ａ、３２ 粗面ポリシ
リコン膜、２１ フォトレジスト、２２ａ、２２ｂ ス
トレージノード、２３、２７誘電体膜、２４、２８ セ
ルプレート、２６ アルミニウム配線、Ｃ１、Ｃ２、Ｃ
３、Ｃ４ キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森原 敏則 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 AD24 AD31 AD48 AD49 AD62 GA18 GA27 GA30 JA33 JA35 JA36 MA05 MA06 MA17 MA20 PR03 PR33 PR36
Claims (9)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜に開口部を形成する工程と、 前記開口部の側面上および底面上を含む前記絶縁膜上に
導電層を形成する工程と、 前記開口部の内部を含む前記導電層上に被覆層を形成す
る工程と、 前記絶縁膜の上に位置する前記被覆層および前記導電層
に所定の除去処理を施すことにより、前記導電層の上端
を前記絶縁膜の上面の位置よりも低くして第１電極部を
形成する工程と、 前記第１電極部上に誘電体膜を介在させて第２電極部を
形成する工程とを備えた、半導体装置の製造方法。 - 【請求項２】 前記第１電極部を形成する工程における
前記所定の除去処理は、 前記被覆層と前記導電層とを実質的に同じ速度にて除去
して、前記絶縁膜の上面、前記開口部の開口端に露出す
る前記被覆層および前記導電層の表面をそれぞれ一致さ
せる第１工程と、 前記絶縁層を実質的に残して前記開口部の開口端近傍に
位置する前記導電層の部分を除去する第２工程とを含
む、請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１工程は、化学的機械研磨法によ
り前記絶縁膜の上面上に位置する前記被覆層および前記
導電層を除去することを含む、請求項２記載の半導体装
置の製造方法。 - 【請求項４】 前記第１工程は、ＣＦ4と過剰のＯ2を含
む雰囲気の下で、前記被覆層および前記導電層を除去す
る工程を含む、請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記第２工程は、ＣＦ4およびＯ2を含む
ガスの雰囲気中にて前記導電層を除去する工程を含む、
請求項２〜４のいずれかに記載の半導体装置の製造方
法。 - 【請求項６】 前記第１電極部を形成した後、前記誘電
体膜を形成する前に、前記第１電極部の外側に位置する
前記絶縁膜を除去する工程を含む、請求項１〜５のいず
れかに記載の半導体装置の製造方法。 - 【請求項７】 半導体基板の主表面上に第１電極部を形
成する工程と、 前記第１電極部上に誘電体膜を介在させて第２電極部を
形成する工程とを備え、 前記第１電極部を形成する工程は、 第１層を形成する工程と、 前記第１層上に斑状に絶縁層を形成する工程と、 前記絶縁層上に第２層を形成する工程と、 前記第２層に熱処理を施すことにより、前記第２層を粗
面化する工程とを備えた、半導体装置の製造方法。 - 【請求項８】 前記絶縁層を形成する工程は、化学的酸
化法により形成することを含む、請求項７記載の半導体
装置の製造方法。 - 【請求項９】 前記第１層はポリシリコン膜を含み、 前記第２層はアモルファスシリコン膜を含む、請求項７
または８に記載の半導体装置の製造方法。
Priority Applications (4)
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| US10/854,156 US20040219748A1 (en) | 2000-07-03 | 2004-05-27 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
| JP2000200757A Withdrawn JP2002026289A (ja) | 2000-07-03 | 2000-07-03 | 半導体装置の製造方法 |
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| Country | Link |
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| US7445996B2 (en) * | 2005-03-08 | 2008-11-04 | Micron Technology, Inc. | Low resistance peripheral contacts while maintaining DRAM array integrity |
| JP4658977B2 (ja) * | 2007-01-31 | 2011-03-23 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| CN111223860B (zh) * | 2018-11-27 | 2024-05-21 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
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|---|---|---|---|---|
| KR940011801B1 (ko) * | 1991-03-23 | 1994-12-26 | 삼성전자 주식회사 | 고용량 캐패시터를 포함하는 반도체 장치 및 그의 제조방법 |
| US5340765A (en) * | 1993-08-13 | 1994-08-23 | Micron Semiconductor, Inc. | Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon |
| JPH08203999A (ja) | 1995-01-20 | 1996-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3149910B2 (ja) * | 1997-06-05 | 2001-03-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5888877A (en) * | 1997-10-28 | 1999-03-30 | Micron Technology, Inc. | Method of forming recessed container cells |
| US5966611A (en) * | 1998-02-26 | 1999-10-12 | Micron Technology, Inc. | Semiconductor processing for forming capacitors by etching polysilicon and coating layer formed over the polysilicon |
| JP3002665B2 (ja) | 1998-03-11 | 2000-01-24 | 世界先進積體電路股▲ふん▼有限公司 | ダイナミックランダムアクセスメモリのクラウンタイプキャパシタに関する方法 |
| US6015733A (en) * | 1998-08-13 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Process to form a crown capacitor structure for a dynamic random access memory cell |
| JP4024940B2 (ja) * | 1998-09-04 | 2007-12-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
-
2000
- 2000-07-03 JP JP2000200757A patent/JP2002026289A/ja not_active Withdrawn
-
2001
- 2001-01-05 US US09/754,120 patent/US6495418B2/en not_active Expired - Fee Related
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2002
- 2002-11-25 US US10/302,857 patent/US6756267B2/en not_active Expired - Fee Related
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- 2004-05-27 US US10/854,156 patent/US20040219748A1/en not_active Abandoned
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| US20020019089A1 (en) | 2002-02-14 |
| US6756267B2 (en) | 2004-06-29 |
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| US6495418B2 (en) | 2002-12-17 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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