CN114823540A - 半导体结构的制作方法及半导体结构 - Google Patents

Abstract

本发明实施例提供一种半导体结构的制作方法及半导体结构，制作方法包括：提供衬底，衬底具有外围区和阵列区；在衬底上形成绝缘层；在绝缘层上形成具有第一掩膜图案的第一掩膜层；以第一掩膜层为掩膜刻蚀绝缘层，以在阵列区形成贯穿绝缘层的接触孔；形成第一电极层，第一电极层至少覆盖阵列区的第一掩膜层表面和接触孔表面；形成具有第二掩膜图案的第二掩膜层，第二掩膜层位于第一电极层上，且第一掩膜图案的图形和第二掩膜图案的图形互补；以第二掩膜层为掩膜，刻蚀第一电极层和第一掩膜层，直至露出阵列区的绝缘层，剩余第一电极层作为下电极层。本发明实施例有利于提高半导体结构的电学性能。

Description

半导体结构的制作方法及半导体结构

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构的制作方法及半导体结构。

背景技术

半导体结构中的存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为只读存储器和随机存取存储器。存储器通常包括电容以及与电容连接的晶体管，电容用来存储代表存储信息的电荷，晶体管是控制电容的电荷流入和释放的开关。

随着存储器工艺节点的不断缩小，相邻电容之间的距离逐渐缩短，为提高电容的电容量以提高半导体结构的电学性能，对电容和半导体结构的尺寸精度以及制作工艺提出了更高的要求，如何解决这个问题已成为存储器工艺优化的重要方向。

发明内容

本发明实施例解决的技术问题为提供一种半导体结构的制作方法及半导体结构，有利于在保证半导体结构的较好的良率的同时，提高半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供衬底，所述衬底具有外围区和阵列区；在所述衬底上形成绝缘层，在垂直于所述衬底表面的方向上，所述外围区的所述绝缘层厚度小于所述阵列区的所述绝缘层厚度；在所述绝缘层上形成具有第一掩膜图案的第一掩膜层；以所述第一掩膜层为掩膜刻蚀所述绝缘层，以在所述阵列区形成贯穿所述绝缘层的接触孔；形成第一电极层，所述第一电极层至少覆盖所述阵列区的所述第一掩膜层表面和所述接触孔表面；形成具有第二掩膜图案的第二掩膜层，所述第二掩膜层位于所述第一电极层上，且所述第一掩膜图案的图形和所述第二掩膜图案的图形互补；以所述第二掩膜层为掩膜，刻蚀所述第一电极层和所述第一掩膜层，直至露出所述阵列区的所述绝缘层，剩余所述第一电极层作为下电极层。

另外，形成所述第一掩膜图案和所述第二掩膜图案采用的光掩模版相同。

另外，形成所述接触孔之后，在以所述第二掩膜层为掩膜刻蚀所述第一电极层和所述第一掩膜层之前，在垂直于所述衬底表面的方向上，所述外围区的所述第一掩膜层的厚度大于所述阵列区的所述第一掩膜层的厚度。

另外，形成所述具有第一掩膜图案的第一掩膜层的工艺步骤包括：在所述绝缘层上形成初始第一掩膜层；在所述初始第一掩膜层上形成具有所述第一掩膜图案的第一光刻胶层；以所述第一光刻胶层为掩膜刻蚀所述初始第一掩膜层，以形成所述第一掩膜层。

另外，以所述第一掩膜层为掩膜刻蚀所述绝缘层的工艺步骤还包括：保留所述第一掩膜层上的所述第一光刻胶层，以所述第一光刻胶层和所述第一掩膜层为掩膜刻蚀所述绝缘层；在形成所述第一电极层之前，去除所述第一光刻胶层。

另外，所述第一电极层还覆盖所述外围区的所述第一掩膜层表面；以所述第二掩膜层为掩膜刻蚀所述第一电极层的工艺步骤中，还包括去除位于所述外围区的所述第一掩膜层上的所述第一电极层。

另外，形成所述具有第二掩膜图案的第二掩膜层的工艺步骤包括：形成初始第二掩膜层，所述初始第二掩膜层覆盖所述第一电极层表面，且所述初始第二掩膜层顶表面高于所述第一电极层最高表面；图形化所述初始第二掩膜层，以形成所述第二掩膜层。

另外，所述第二掩膜层的材料包括光刻胶或者包含Si-H键、Si-N键及N-H键的电介质。

另外，用于形成所述第二掩膜层的光刻胶和用于形成所述第一光刻胶层的光刻胶性质不同。

另外，形成所述绝缘层的工艺步骤包括：在所述衬底上形成基础绝缘层，在垂直于所述衬底表面的方向上，所述外围区的基础绝缘层厚度等于所述阵列区的所述基础绝缘层厚度；图形化所述基础绝缘层，以形成所述绝缘层。

另外，以所述第二掩膜层为掩膜刻蚀所述第一电极层和所述第一掩膜层之后，剩余的所述第一掩膜层仅位于所述外围区的所述绝缘层上；去除所述第二掩膜层；以剩余的所述第一掩膜层和所述下电极层为掩膜，去除所述阵列区的部分所述绝缘层；去除剩余的所述第一掩膜层。

另外，所述第一掩膜层的材料与所述第一电极层的材料相同。

相应地，本发明实施例还提供一种半导体结构，其特征在于，包括：衬底，所述衬底具有外围区和阵列区；绝缘层，所述绝缘层至少位于所述外围区的所述衬底上；下电极层，所述下电极层位于所述阵列区，所述下电极层的底部和侧壁围成通孔，所述下电极层的底部与所述衬底相抵接，所述下电极层远离所述通孔的侧壁与所述绝缘层相抵接，且所述下电极层远离所述衬底的顶面高于所述绝缘层远离所述衬底的最高顶面。

另外，所述绝缘层还位于所述阵列区的所述衬底上，所述阵列区的所述绝缘层位于相邻所述下电极层之间，在垂直于所述衬底表面的方向上，所述外围区的所述绝缘层厚度小于所述阵列区的所述绝缘层厚度。

另外，所述下电极层远离所述衬底的顶面与所述绝缘层远离所述衬底的最高顶面之间的高度差为10nm～20nm。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

上述技术方案中，在垂直于衬底表面的方向上，使得外围区的绝缘层厚度小于阵列区的绝缘层厚度，后续在绝缘层上形成第一掩膜层，则形成接触孔时，有利于减小刻蚀工艺对外围区的第一掩膜层的刻蚀量，使得该刻蚀工艺结束后，剩余的外围区的第一掩膜层具有合适的厚度，则后续以外围区的第一掩膜层为掩膜，去除阵列区的绝缘层的同时，不会损伤外围区的绝缘层。此外，以第二掩膜层为掩膜，刻蚀部分第一电极层和部分第一掩膜层，以形成下电极层时，一方面，位于第一掩膜层侧壁的第一电极层也属于下电极层的一部分，则在垂直于衬底表面的方向上，有利于提高下电极层的高度，从而有利于提高后续形成的电容的电容量，以提高半导体结构的电学性能；另一方面，刻蚀工艺对第一电极层产生的挤压作用较小，有利于避免第一电极层因受力过大而坍塌，从而有利于保证形成的下电极层较高的尺寸精度。

另外，形成接触孔之后，在以第二掩膜层为掩膜刻蚀第一电极层和第一掩膜层之前，在垂直于衬底表面的方向上，外围区的第一掩膜层的厚度大于阵列区的第一掩膜层的厚度，后续去除阵列区的绝缘层上的第一掩膜层以形成下电极层时，有利于保证外围区剩余的第一掩膜层具有合适的厚度，以便于后续作为掩膜，刻蚀阵列区的绝缘层时，不会损伤外围区的绝缘层。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。

图1至图12为本发明第一实施例提供的一种半导体结构的制作方法各步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术中半导体结构的良率有待提高，半导体结构的电学性能有待提高。

经分析发现，在图形化绝缘层以形成电容孔时，由于刻蚀工艺的刻蚀负载效应，刻蚀工艺容易对绝缘层过刻蚀，不利于保证形成的电容孔具有较高的尺寸精度，后续在电容孔的底部和侧壁形成下电极层时，进一步会降低下电极层的尺寸精度，从而降低半导体结构的电学性能。

另外，为避免形成电容孔时，绝缘层被过刻蚀，在绝缘层上形成有掩膜层，图形化掩膜层和绝缘层以形成电容孔，然后在剩余的掩膜层表面和电容孔的底部和侧壁形成导电层。其中，导电层和掩膜层的材料均为多晶硅，然后采用化学机械研磨工艺去除高于绝缘层顶部的掩膜层和导电层，以形成下电极层。然而，由于在化学机械研磨过程中，化学机械研磨工艺对导电层产生的挤压作用较大，容易导致导电层坍塌，从而影响形成的下电极层的尺寸精度，不利于保证半导体结构良好的良率。此外，通过化学机械研磨工艺形成的下电极层的顶部与绝缘层的顶部齐平，则在垂直于衬底表面的方向上，下电极层的高度由绝缘层的高度决定，当需要提高下电极层的高度，以提高后续形成的电容的电容量时，绝缘层的高度也需要被提高，不利于降低下电极层的制备成本。

为解决上述问题，本发明实施提供一种半导体结构的制作方法，在绝缘层上形成第一掩膜层，以第一掩膜层为掩膜刻蚀绝缘层以形成接触孔时，使得刻蚀工艺对第一掩膜层过刻蚀，从而保证位于第一掩膜层下方的绝缘层不会被刻蚀损伤，从而有利于保证后续在绝缘层侧壁形成的下电极层良好的尺寸精度。此外，以第二掩膜层为掩膜，刻蚀部分第一电极层和部分第一掩膜层，以形成下电极层时，一方面，下电极层包括位于第一掩膜层侧壁的第一电极层，则在垂直于衬底表面的方向上，有利于在不提高绝缘层高度的前提下，提高下电极层的高度，从而有利于提高后续形成的电容的电容量，以提高半导体结构的电学性能；另一方面，刻蚀工艺对第一电极层产生的挤压作用较小，有利于避免第一电极层因受力过大而坍塌，从而有利于保证形成的下电极层具有良好的尺寸精度。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图1至图12为本发明第一实施例提供的一种半导体结构的制作方法各步骤对应的剖面结构示意图。

参考图2，提供衬底100，衬底100具有外围区I和阵列区II，在衬底100上形成绝缘层101，在垂直于衬底100表面的方向上，外围区I的绝缘层101厚度小于阵列区II的绝缘层101厚度。

本实施例中，半导体结构可以为存储器，衬底100中具有电容接触结构109、位线和字线等结构，外围区I位于阵列区II的周围，外围区I用于实现存储器的输入输出电路与其他电学元件的电性连接，阵列区II用于实现存储器中不同导电结构之间的电性连接。

本实施例中，在垂直于衬底100表面的方向III上，由于外围区I的绝缘层101厚度小于阵列区II的绝缘层101厚度，后续在绝缘层101上形成初始第一掩膜层，外围区I的初始第一掩膜层顶部低于阵列区II的初始第一掩膜层顶部，则后续采用图案-干法刻蚀工艺，刻蚀绝缘层101以形成接触孔时，刻蚀气体先与阵列区II的初始第一掩膜层接触，然后才会与外围区I的初始第一掩膜层接触，因而有利于减小该刻蚀工艺对外围区I的初始第一掩膜层的刻蚀量，使得该刻蚀工艺结束后，剩余外围区I的初始第一掩膜层具有合适的厚度，该厚度能够使得后续以剩余外围区I的初始第一掩膜层为掩膜，刻蚀阵列区II的部分绝缘层101时，保护位于剩余外围区I的初始第一掩膜层下方的绝缘层101，避免外围区I的绝缘层101被刻蚀。

具体地，结合参考图1和图2，形成绝缘层101的工艺步骤包括：在衬底100上形成基础绝缘层111，在垂直于衬底100表面的方向上，外围区I的基础绝缘层111厚度等于阵列区II的基础绝缘层111厚度；图形化基础绝缘层111，以形成绝缘层101。

本实施例中，形成基础绝缘层111的工艺步骤包括：在衬底100上形成介质层121，在介质层121上形成支撑层131。在一个例子中，介质层121的材料为氮化硅，支撑层的材料为氧化硅。

参考图4，在绝缘层101上形成具有第一掩膜图案的第一掩膜层102，且阵列区的第一掩膜层102中具有多个第一通孔11，后续对第一通孔11露出的绝缘层101进行刻蚀，以形成贯穿绝缘层101的接触孔。

在垂直于衬底100表面的方向III上，由于外围区I的绝缘层101顶部低于阵列区II的绝缘层101顶部，则外围区I的第一掩膜层102顶部也低于阵列区II的第一掩膜层102顶部。后续图形化绝缘层101以形成接触孔时，以第一掩膜层102为掩膜刻蚀绝缘层101，使得刻蚀工艺损伤的是第一掩膜层102，从而避免刻蚀工艺对位于第一掩膜层102下方的绝缘层101造成损伤，以保证后续在该部分绝缘层101侧壁形成的下电极层良好的尺寸精度。

具体地，形成具有第一掩膜图案的第一掩膜层102的工艺步骤包括：参考图3，在绝缘层101上形成初始第一掩膜层112，在初始第一掩膜层112上形成具有第一掩膜图案的第一光刻胶层103；参考图4，以第一光刻胶层103为掩膜刻蚀初始第一掩膜层112，以形成第一掩膜层102。

本实施例中，形成第一光刻胶层103的工艺步骤包括：在初始第一掩膜层112上形成初始第一光刻胶层，采用第一光掩膜版104对初始第一光刻胶层进行曝光处理，然后对初始第一光刻胶层进行显影处理，以形成具有第一掩膜图案的第一光刻胶层103，继续参考图3，阵列区II的第一光刻胶层103中具有多个第二通孔12。

结合参考图3和图4，采用第一刻蚀工艺，以第一光刻胶层103为掩膜刻蚀初始第一掩膜层112(参考图3)的步骤中，第一光刻胶层103也会受到刻蚀损伤。由于阵列区II第一光刻胶层103中具有多个第二通孔12，则外围区I第一光刻胶层103上图案的图案密度比阵列区II第一光刻胶层103上图案的图案密度小得多，即外围区I与阵列区II的第一光刻胶层103上图案的图案密度存在差异，则第一刻蚀工艺对位于阵列区II的第一光刻胶层103的刻蚀速率较大，对位于外围区I的第一光刻胶层103的刻蚀速率较小，则当形成第一通孔11之后，阵列区II的第一光刻胶层103被刻蚀的量大于外围区I的第一光刻胶层103被刻蚀的量，使得外围区I的第一光刻胶层103厚度大于阵列区II的第一光刻胶层103的厚度。

在其他实施例中，在垂直于衬底表面的方向上，初始第一掩膜层的厚度较厚时，形成的第一通孔的深度较深，则第一刻蚀工艺的工艺时长较长，将阵列区的第一光刻胶层完全刻蚀掉，仅在外围区的第一掩膜层存在剩余的第一光刻胶层。

本实施例中，结合参考图4和图5，保留第一掩膜层102上的第一光刻胶层103，以第一光刻胶层103和第一掩膜层102为掩膜刻蚀绝缘层101，以在阵列区II形成贯穿绝缘层101的接触孔10。

采用第二刻蚀工艺，以第一光刻胶层103和第一掩膜层102为掩膜刻蚀初始绝缘层101的步骤中，第一光刻胶层103和第一掩膜层102均会受到刻蚀损伤。由于外围区I第一掩膜图案上的图案密度比阵列区II第一掩膜图案上的图案密度小得多，则第二刻蚀工艺对位于阵列区II的第一光刻胶层103和第一掩膜层102的刻蚀速率较大，对位于外围区I的第一光刻胶层103和第一掩膜层102的刻蚀速率较小。由于后续在接触孔10底部和侧壁会形成下电极层，要求接触孔10的深度较大，则当形成接触孔10之后，第一光刻胶层103和第一掩膜层102被刻蚀的量均较大，且阵列区II的第一光刻胶层103和第一掩膜层102被刻蚀的量大于外围区I的第一光刻胶层103和第一掩膜层102被刻蚀的量。

本实施例中，将剩余的第一光刻胶层103和第一掩膜层102共同作为掩膜，有利于提高掩膜的总厚度，使得第二刻蚀工艺损伤的是剩余的第一光刻胶层103和第一掩膜层102，以避免第二刻蚀工艺对位于第一掩膜层102下方的绝缘层101造成损伤，有利于进一步保证位于第一掩膜层102下方的绝缘层101的尺寸精度，从而保证后续形成的下电极层的尺寸精度。

本实施例中，在形成接触孔10之后，第二刻蚀工艺将第一光刻胶层103全部刻蚀掉，且将阵列区II上的部分第一掩膜层102刻蚀掉，使得外围区I的第一掩膜层102的顶部与阵列区II的第一掩膜层102的顶部齐平，有利于后续在第一掩膜层表面和接触孔10表面形成均匀覆盖的第一电极层。在其他实施例中，在形成接触孔之后，外围区的第一掩膜层上具有剩余的第一光刻胶，后续在形成第一电极层之前，去除此部分的第一光刻胶层。

本实施例中，形成接触孔10之后，在后续以第二掩膜层为掩膜刻蚀第一电极层和第一掩膜层102之前，在垂直于衬底100表面的方向上，外围区I的第一掩膜层102的厚度大于阵列区II的第一掩膜层102的厚度。在一个例子中，外围区I的第一掩膜层102与阵列区II的第一掩膜层102的厚度差为10nm～20nm，由于后续会以第二掩膜层为掩膜，刻蚀第一电极层和第一掩膜层102以形成下电极层的步骤中，由于外围区I的第一掩膜层102的厚度大于阵列区II的第一掩膜层102的厚度，有利于保证形成下电极层之后，外围区II的绝缘层101上具有合适厚度的第一掩膜层102，以作为后续刻蚀阵列区的绝缘层101时的掩膜，使得刻蚀阵列区II的绝缘层101时，不会损伤外围区I的绝缘层101。

在其他实施例中，在以第一光刻胶层为掩膜刻蚀初始第一掩膜层，以形成第一掩膜层后，去除位于第一掩膜层上的第一光刻胶层，后续仅以第一掩膜层为掩膜刻蚀绝缘层，以在阵列区形成贯穿绝缘层的接触孔。

参考图6，形成第一电极层105，第一电极层105至少覆盖阵列区II的第一掩膜层102表面和接触孔10(参考图5)表面，后续去除第一掩膜层102时，位于第一掩膜层102顶面的第一电极层105也会被去除，则剩余的第一电极层105作为下电极层，在保证不损伤绝缘层101的前提下，将阵列区II的第一掩膜层102侧壁的第一电极层105也作为下电极层，在垂直于衬底100表面的方向上，有利于提高下电极层的高度。

本实施例中，第一电极层105还覆盖外围区II的第一掩膜层102表面，后续以第二掩膜层为掩膜刻蚀第一电极层105的工艺步骤中，还包括去除位于外围区I的第一掩膜层102上的第一电极层105。在其他实施例中第一电极层可以只位于阵列区的第一掩膜层表面和接触孔表面。

本实施例中，第一电极层105可以通过沉积工艺形成，其中沉积工艺包括化学气相沉积或者原子层沉积。第一电极层105的材料与第一掩膜层102的材料相同，在一个例子中，第一电极层105的材料与第一掩膜层102的材料均为多晶硅，有利于在保证后续形成的下电极层良好的尺寸精度的情况下，通过同步去除部分第一掩膜层102和部分第一电极层105来简化制备半导体结构的工艺步骤。在其他实施例中，第一电极层的材料与第一掩膜层的材料也可以不同，具体地，第一电极层的材料可以为氮化钛、钛或者钨等导电材料，第一掩膜层的材料可以为其他与绝缘层之间具有较高刻蚀选择比的材料。

参考图9，形成具有第二掩膜图案的第二掩膜层106，第二掩膜层106位于第一电极层105上，且第一掩膜图案的图形和第二掩膜图案的图形互补。

本实施例中，第二掩膜层106的材料为光刻胶，有利于后续通过对初始第二掩膜层进行曝光和显影处理，以形成具有第二掩膜图案的第二掩膜层106。在其他实施例中，第二掩膜层的材料也可以为包含Si-H键、Si-N键及N-H键的电介质。

具体地，形成具有第二掩膜图案的第二掩膜层106的工艺步骤包括：参考图7，形成初始第二掩膜层116，初始第二掩膜层116覆盖第一电极层105表面，且初始第二掩膜层116顶表面高于第一电极层105最高表面；结合参考图8和图9，图形化初始第二掩膜层116，以形成第二掩膜层106。

继续参考图8，图形化初始第二掩膜层116的工艺步骤包括：在初始第二掩膜层116上形成第二光刻胶层，采用第二光掩膜版114对第二光刻胶层进行曝光处理，然后对第二光刻胶层进行显影处理，以形成具有第二掩膜图案的第二掩膜层116。

本实施例中，由于第一掩膜图案的图形和第二掩膜图案的图形互补，则形成第一掩膜图案和第二掩膜图案采用的光掩模版可以相同，即第一光掩膜版104与第二光掩膜版114相同，有利于降低半导体结构的制备成本。此外，由于形成第一掩膜图案和第二掩膜图案采用的光掩模版相同，则形成第一掩膜图案和第二掩膜图案时，光掩膜版与需要曝光处理的光刻胶层之间的对准标准一样，有利于简化半导体结构的制备工艺步骤。

进一步地，用于形成第二掩膜层106的光刻胶和用于形成第一光刻胶层103的光刻胶性质不同。在一个例子中，第一光刻胶层103的材料为正性光刻胶，第二掩膜层106的材料为负性光刻胶。在其他实施例中，用于形成第二掩膜层的光刻胶和用于形成第一光刻胶层的光刻胶性质可以相同，则形成第一掩膜图案采用的第一光掩膜版与形成第二掩膜图案采用的第二光掩膜版不同，具体地，第一光掩膜版的图案与第二光掩膜版的图案互补。

结合参考图9和图10，以第二掩膜层106为掩膜，刻蚀第一电极层105和第一掩膜层102，直至露出阵列区II的绝缘层101，剩余第一电极层105作为下电极层115。

本实施例中，第二掩膜层106覆盖了位于第一掩膜层102侧壁的第一电极层105，则采用第三刻蚀工艺，以第二掩膜层106为掩膜刻蚀时，位于第一掩膜层102侧壁的第一电极层105不会被刻蚀，在垂直于衬底100表面的方向上，使得形成的下电极层115的高度高于阵列区II的绝缘层101的高度，有利于提高形成的下电极层115的高度，以提高半导体结构的电学性能。此外，刻蚀过程中，第三刻蚀工艺对第一电极层105产生的挤压作用较小，有利于避免第一电极层105因受力过大而坍塌，从而有利于保证形成的下电极层115具有良好的尺寸精度。

具体地，由于外围区I第一掩膜层102上的图案密度比阵列区II第一掩膜层102上的图案密度小得多，则第三刻蚀工艺对位于阵列区II的第一掩膜层102的刻蚀速率较大，对位于外围区I的第一掩膜层102的刻蚀速率较小，且采用第三刻蚀工艺之前，外围区I的第一掩膜层102的厚度大于阵列区II的第一掩膜层102的厚度，则第三刻蚀工艺将阵列区II的第一掩膜层102完全去除时，能保证外围区I的绝缘层101上还具有合适厚度的第一掩膜层102，该厚度能够使得后续以外围区I的第一掩膜层102为掩膜，刻蚀阵列区II的部分绝缘层101时，避免外围区I的绝缘层101被刻蚀。

继续参考图10，以第二掩膜层106为掩膜刻蚀第一电极层105(参考图9)和第一掩膜层102之后，剩余的第一掩膜层102仅位于外围区I的绝缘层101上；参考图11，去除第二掩膜层106；结合参考图11和图12，以剩余的第一掩膜层102和下电极层115为掩膜，去除阵列区II的部分绝缘层101，并去除剩余的第一掩膜层102。

本实施例中，采用湿法刻蚀工艺去除阵列区II的部分绝缘层101，由于绝缘层101包括依次堆叠的介质层121和支撑层131，介质层121与第一掩膜层102和下电极层115之间均具有高的刻蚀选择比，则去除阵列区II的部分绝缘层101时，第一掩膜层102和下电极层115可以保护外围区I的绝缘层101和衬底100，避免外围区I的绝缘层101和衬底100被刻蚀。此外，介质层121与支撑层131之间也具有高的刻蚀选择比，则去除阵列区II的部分绝缘层101时，能够以介质层121为刻蚀停止层，去除阵列区II的支撑层131，有利于避免位于支撑层131下方的衬底100被刻蚀。

本实施例中，通过同一光掩膜版形成具有第一掩膜图案的第一掩膜层102和具有第二掩膜图案的第二掩膜层106，有利于降低半导体结构的制备成本。后续以第二掩膜层106为掩膜刻蚀时，一方面，第二掩膜层106覆盖了第一掩膜层102侧壁的第一电极层105，则下电极层115包括位于第一掩膜层102侧壁的第一电极层105，则在垂直于衬底100表面的方向上，有利于在不提高绝缘层101高度的前提下，提高下电极层115的高度，从而有利于提高后续形成的电容的电容量，以提高半导体结构的电学性能；另一方面，刻蚀工艺对第一电极层105产生的挤压作用较小，有利于避免第一电极层105因受力过大而坍塌，从而有利于保证形成的下电极层115具有良好的尺寸精度。

本发明第二实施例还提供一种半导体结构，该半导体结构可采用上述实施例提供的制作方法形成。参考图10或图12，半导体结构包括：衬底100，衬底100具有外围区I和阵列区II；绝缘层101，绝缘层101至少位于外围区I的衬底100上；下电极层115，下电极层115位于阵列区II，下电极层115的底部和侧壁围成通孔，下电极层115的底部与衬底100相抵接，下电极层115远离通孔的侧壁与绝缘层101相抵接，且下电极层115远离衬底100的顶面高于绝缘层101远离衬底100的最高顶面，有利于在不提高绝缘层101高度的前提下，提高下电极层115的高度。

在一个例子中，参考图10，绝缘层101还位于阵列区II的衬底100上，阵列区II的绝缘层101位于相邻下电极层115之间，在垂直于衬底100表面的方向上，外围区I的绝缘层101厚度小于阵列区I的绝缘层101厚度，且外围区I具有第一掩膜层102，第二掩膜层106位于下电极层115表面，后续去除第二掩膜层106之后，能以外围区I的第一掩膜层102为掩膜，刻蚀阵列区II的绝缘层101，便于后续形成上电极层，以形成电容。此外，由于外围区I的绝缘层101厚度小于阵列区I的绝缘层101厚度，有利于进一步提高暴露出来的下电极层115的表面面积，后续在下电极层115表面依次形成隔离层和上电极层时，有利于提高上电极层与下电极层115之间的正对面积，从而提高形成的电容的电容量。

在又一个例子中，参考图12，只有外围区I具有绝缘层101，且第二掩膜层106已被去除，便于后续在下电极层表面依次形成隔离层和上电极层。

本实施例中，下电极层115远离衬底100的顶面与绝缘层101远离衬底100的最高顶面之间的高度差为10nm～20nm，有利于在不提高绝缘层101高度的前提下，提高下电极层115的高度，从而有利于提高后续形成的电容的电容量，以提高半导体结构的电学性能。

此外，相邻下电极层115的侧壁之间相互平行，因而相邻下电极层115侧壁之间的距离恒定，有利于降低相邻下电极层115之间发生短路的概率，且后续去除阵列区II的部分绝缘层101，在相邻下电极层115侧壁之间形成间隙时，间隙的顶部开口尺寸与间隙的底部开口尺寸保持一致，有利于后续向间隙中填充材料。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构的制作方法，其特征在于，包括：

提供衬底，所述衬底具有外围区和阵列区；

在所述衬底上形成绝缘层，在垂直于所述衬底表面的方向上，所述外围区的所述绝缘层厚度小于所述阵列区的所述绝缘层厚度；

在所述绝缘层上形成具有第一掩膜图案的第一掩膜层；

以所述第一掩膜层为掩膜刻蚀所述绝缘层，以在所述阵列区形成贯穿所述绝缘层的接触孔；

形成第一电极层，所述第一电极层至少覆盖所述阵列区的所述第一掩膜层表面和所述接触孔表面；

形成具有第二掩膜图案的第二掩膜层，所述第二掩膜层位于所述第一电极层上，且所述第一掩膜图案的图形和所述第二掩膜图案的图形互补；

以所述第二掩膜层为掩膜，刻蚀所述第一电极层和所述第一掩膜层，直至露出所述阵列区的所述绝缘层，剩余所述第一电极层作为下电极层。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一掩膜图案和所述第二掩膜图案采用的光掩模版相同。

3.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述接触孔之后，在以所述第二掩膜层为掩膜刻蚀所述第一电极层和所述第一掩膜层之前，在垂直于所述衬底表面的方向上，所述外围区的所述第一掩膜层的厚度大于所述阵列区的所述第一掩膜层的厚度。

4.根据权利要求2所述的半导体结构的制作方法，其特征在于，形成所述具有第一掩膜图案的第一掩膜层的工艺步骤包括：

在所述绝缘层上形成初始第一掩膜层；

在所述初始第一掩膜层上形成具有所述第一掩膜图案的第一光刻胶层；

以所述第一光刻胶层为掩膜刻蚀所述初始第一掩膜层，以形成所述第一掩膜层。

5.根据权利要求4所述的半导体结构的制作方法，其特征在于，以所述第一掩膜层为掩膜刻蚀所述绝缘层的工艺步骤还包括：保留所述第一掩膜层上的所述第一光刻胶层，以所述第一光刻胶层和所述第一掩膜层为掩膜刻蚀所述绝缘层；在形成所述第一电极层之前，去除所述第一光刻胶层。

6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述第一电极层还覆盖所述外围区的所述第一掩膜层表面；以所述第二掩膜层为掩膜刻蚀所述第一电极层的工艺步骤中，还包括去除位于所述外围区的所述第一掩膜层上的所述第一电极层。

7.根据权利要求6所述的半导体结构的制作方法，其特征在于，形成所述具有第二掩膜图案的第二掩膜层的工艺步骤包括：

形成初始第二掩膜层，所述初始第二掩膜层覆盖所述第一电极层表面，且所述初始第二掩膜层顶表面高于所述第一电极层最高表面；

图形化所述初始第二掩膜层，以形成所述第二掩膜层。

8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述第二掩膜层的材料包括光刻胶或者包含Si-H键、Si-N键及N-H键的电介质。

9.根据权利要求8所述的半导体结构的制作方法，其特征在于，用于形成所述第二掩膜层的光刻胶和用于形成所述第一光刻胶层的光刻胶性质不同。

10.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述绝缘层的工艺步骤包括：在所述衬底上形成基础绝缘层，在垂直于所述衬底表面的方向上，所述外围区的基础绝缘层厚度等于所述阵列区的所述基础绝缘层厚度；图形化所述基础绝缘层，以形成所述绝缘层。

11.根据权利要求1所述的半导体结构的制作方法，其特征在于，以所述第二掩膜层为掩膜刻蚀所述第一电极层和所述第一掩膜层之后，剩余的所述第一掩膜层仅位于所述外围区的所述绝缘层上；

去除所述第二掩膜层；

以剩余的所述第一掩膜层和所述下电极层为掩膜，去除所述阵列区的部分所述绝缘层；

去除剩余的所述第一掩膜层。

12.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一掩膜层的材料与所述第一电极层的材料相同。

13.一种半导体结构，其特征在于，包括：

衬底，所述衬底具有外围区和阵列区；

绝缘层，所述绝缘层至少位于所述外围区的所述衬底上；

下电极层，所述下电极层位于所述阵列区，所述下电极层的底部和侧壁围成通孔，所述下电极层的底部与所述衬底相抵接，所述下电极层远离所述通孔的侧壁与所述绝缘层相抵接，且所述下电极层远离所述衬底的顶面高于所述绝缘层远离所述衬底的最高顶面。

14.根据权利要求13所述的半导体结构，其特征在于，所述绝缘层还位于所述阵列区的所述衬底上，所述阵列区的所述绝缘层位于相邻所述下电极层之间，在垂直于所述衬底表面的方向上，所述外围区的所述绝缘层厚度小于所述阵列区的所述绝缘层厚度。

15.根据权利要求13或14所述的半导体结构，其特征在于，所述下电极层远离所述衬底的顶面与所述绝缘层远离所述衬底的最高顶面之间的高度差为10nm～20nm。

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