KR0168402B1 - 반도체 장치의 커패시터 제조방법 - Google Patents
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Abstract
파티클(Particle)의 발생 및 하부전극의 패턴 불량을 방지할 수 있는 반도체 장치의 커패시터 제조방법이 개시되었다. 본 발명은 반도체 기판의 소정영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴이 형성된 기판 전면에 상기 콘택홀을 채우는 제1도전막을 형성하는 단계, 상기 도전막을 패터닝하여 제1도전막 패턴을 형성하는 단계,상기 제1도전막 패턴상에 돌출부를 가지는 제2도전막을 형성하는 단계, 상기 제2도전막의 돌출부 측벽에 스페이서를 형성하는 단계: 및 상기 스페이서를 식각 마스크로 하여 상기 제1도전막 패턴 및 제2도전막을 이방성 식각함으로써 이방성 식각된 제1도전막 패턴 및 제2도전막으로 이루어진 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면 파티클의 발생 및 하부전극의 패턴불량을 방지할 수 있다.
Description
제1도 내지 제5도는 종래 기술에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.
제6도 내지 제10도는 본 발명에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 21 : 절연막 패턴
31 : 제1도전막 31a,31b : 제1도전막 패턴
41 : 감광막 패턴 51 : 제2도전막
51a : 제2도전막 패턴 61 : 스페이서
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 파티클(Particle)의 발생 및 하부전극의 패턴 불량을 방지할 수 있는 반도체 장치의 커패시터 제조방법에 관한 것이다. 메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 상기 셀 커패시턴스의 감소는 반드시 해결되어야 하는 문제이다. 최근에는 3차원적 구조의 커패시터를 제안하여 셀 커패시턴스의 증가를 도모하고 있다. 후지쯔(Fujisu)사의 핀 구조(Fin Structure) 하부전극, 도시바(Toshiba)사의 박스구조(Box Structure) 하부전극 및 미쯔비시(Mitsubishi)사의 원통구조(Cylindrical Structure) 하부전극등이 그 주류를 이루고 있다. 여기서 3차원적 원통구조의 하부전극은 원통의 외면 뿐만 아니라 내면까지 유효 커패시터 영역으로 이용할 수 있어 널리 응용되고 있다. 특히, 산화막을 식각 마스크로 이용한 원통형 커패시터 제조방법이 대한민국 특허 제82507호(발명자 : 안지홍)에 개시되어 있다. 제1도 내지 제5도는 상기 특허 제82507호에 기술되어 있는 종래 방법에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도들이다. 제1도는 절연막 패턴(20) 및 도전막(30)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(10) 상에 제1절연막(도시되지 않음), 예컨대 BPSG(Borophosphosilicate glass)를 약 4000Å의 두께로 형성한다. 이어서 상기 제1절연막을 패터닝하여 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀을 갖는 절연막 패턴(20)을 형성한다. 다음에 상기 절연막 패턴(20)이 형성된 기판 전면에 상기 콘택홀을 채우면서 상기 절연막 패턴(20) 상에 7000Å 정도의 두께를 가지는 도전막(30), 예컨대 다결정 실리콘막을 형성한다. 제2도는 감광막 패턴(40) 및 스페이서(50)를 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 도전막(30) 상에 감광막(도시되진 않음)을 형성한다. 이어서 상기 감광막을 패터닝하여 상기 도전막(30)으로 채워진 콘택홀 상부에 감광막 패턴(40)을 형성한다. 이어서 상기 감광막 패턴(40)이 형성된 기판 전면에 제2 절연막(도시되지 않음), 예컨대 실리콘 산화막을 형성한다. 이때 실리콘 산화막은 상기 감광막 패턴(40)을 손상시키지 않고 형성시킬 수 있는 저온 산화막으로 형성하여야 한다. 다음에 상기 제2절연막을 이방성 식각하여 상기 도전막(30)을 노출시킴으로써 상기 감광막 패턴(40) 측벽에 상기 제2절연막으로 이루어진 스페이서(50)를 형성한다. 제3도는 도전막 패턴(30a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 감광막 패턴(40) 및 상기 스페이서(50)를 식각 마스크로 하여 상기 도전막(30)을 일정 두께만큼 식각함으로써 도전막 패턴(30a)을 형성한다. 제4도는 하부전극(30b)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 감광막 패턴(40) 애슁(ashing)한 다음에 식각액, 예컨대 황산용액을 사용하여 애슁 후의 잔여물을 제거한다. 이어서 상기 도전막을 시간 식각(time etch)함으로써 상기 스페이서(50) 양쪽 바깥 부분의 상기 절연막 패턴(20)을 노출시키는 동시에 상기 스페이서 사이의 상기 절연막 패턴(20)이 노출되지 않도록하여 하부전극(30b)을 형성한다. 제5도는 절연막 패턴(20a), 유전막(60) 및 상부전극(70)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 스페이서(50)을 BOE(Buffered Oxide Etchant)를 이용하여 제거한다. 이때 상기 절연막 패턴(20a)도 일부 제거되어 상기 하부전극의 아래 부분을 일부 노출시키는 절연막 패턴(20a)이 형성된다. 이어서 상기 스페이서(50)가 제거된 기판 전면에 유전막(60)을 약 50A의 두께로 증착한다. 이어서 상기 유전막(60)이 형성된 기판 전면에 상부전극(70), 예컨대 다결정 실리콘막을 형성하여 원통형 커패시터를 완성한다. 상술한 바와 같이 종래기술에 의한 원통형 커패시터 형성방법에 의하면, 상기 스페이서(50)를 형성하기 위하여 상기 감광막 패턴(40)상에 형성하는 제2절연막은 저온 산화막으로 형성하여야 한다. 이는 상기 절연막을 형성하는 단계에서 상기 감광막 패턴(40)이 열적손상을 입는 것을 방지할 수 있기 때문이다. 그러나 일반적으로 저온 산화막을 형성하는 경우에는 고온 산화막 또는 열 산화막을 형성하는 경우에 비하여 파티클(particle)이 많이 발생한다. 또한 저온 산화막은 고온 산화막 또는 열 산화막에 비하여 박막이 치밀하지 못하므로 습식식각용액에 대해 높은 식각률을 갖는다. 따라서 제3도에서 설명한 바와같이 일정의 식각액을 사용하여 감광막 패턴(40)을 제거할 때 상기 스페이서(50)의 일부가 함께 제거된다. 그러므로 상기 스페이서(50)의 크기가 작아지게 되어 하부전극의 패턴불량이 유발된다. 따라서, 본 발명의 목적은 파티클(Particle)의 발생 및 하부전극의 패턴 불량을 방지할 수 있는 반도체 장치의 커패시터 제조방법을 제공하는데 있다. 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 소정영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계: 상기 절연막 패턴이 형성된 기판 전면에 상기 콘택홀을 채우는 제1도전막을 형성하는 단계: 상기 제1도전막으로 채워진 상기 콘택홀 상부에 감광막 패턴을 형성하는 단계: 상기 감광막 패턴을 식각 마스크로 하여 상기 제1도전막을 식각함으로써 제1도전막 패턴을 형성하는 단계: 상기 감광막 패턴을 제거하는 단계 : 상기 감광막 패턴이 제거된 기판 전면에 상기 제1도전막 패턴 상에 돌출부를 가지는 제2도전막을 형성하는 단계: 상기 제2도전막의 돌출부 측벽에 스페이서를 형성하는 단계 : 및 상기 스페이서를 식각 마스크로하여 상기 스페이서 양쪽 바깥 부문의 절연막 패턴을 노출시키는 동시에 상기 스페이서 사이의 절연막 패턴은 노출되지 않도록 하기 위하여 상기 제2도전막 및 상기 제1도전막 패턴을 순차적으로 이방성 식각함으로써 상기 이방성 식각된 제1도전막 패턴 및 제2도전막으로 이루어진 하부전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조방법을 제공한다. 이하 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하고자 한다. 제6도 내지 제10도는 본 발명에 따른 커패시터 형성방법을 설명하기 위한 단면도들이다. 제6도는 절연막 패턴(21), 제1도전막(31) 및 감광막 패턴(41)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 반도체 기판(11) 상에 제1절연막(도시되지 않음), 예컨대 BPSG(Borophosphosilicate glass)를 약 4000A의 두께로 형성한다. 이어서 상기 제1절연막을 패터닝하여 상기 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 갖는 절연막 패턴(21)을 형성한다. 다음에 상기 절연막 패턴(21)이 형성된 기판 전면에 상기 콘택홀을 채우면서 상기 절연막 패턴(31)상에 7000Å 정도의 두께를 가지는 제1도전막(31), 예컨대 다결정 실리콘막을 형성한다. 계속해서 상기 제1도전막(31) 상에 감광막(도시되지 않음)을 형성한다. 이어서 상기 감광막을 패터닝하여 상기 제1도전막(30)으로 채워진 콘택홀 상부에 감광막 패턴(41)을 형성한다. 제7도는 제1도전막 패턴(31a) 및 제2도전막(51)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 감광막 패턴(41)을 식각 마스크로하여 상기 제1도전막(31)을 식각함으로써 상기 절연막 패턴(21)을 노출시키는 제1도전막(31a)을 형성한다. 여기서 절연막 패턴(21)을 반드시 노출시켜야 하는 것은 아니다. 이어서 상기 감광막 패턴(41)을 제거한다. 다음에 상기 감광막 패턴(41)이 제거된 기판 전면에 제2도전막(51), 예컨대 다결정 실리콘을 형성한다. 여기서 상기 제2도전막(51)은 상기 제1도전막 패턴(31a) 에 의하여 상기 제1도전막 패턴(31a) 상부에 돌출부를 가진다. 제8도는 스페이서(61)를 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 제2도전막(51) 상에 제2절연막(도시되지 않음)을 형성한다. 여기서 상기 제2절연막은 고온 산화막(HTO)으로 형성할 수 있다. 이어서 상기 제2절연막을 이방성 식각함으로써 상기 제2도전막(51)의 돌출부 측벽에 상기 제2절연막으로 이루어진 스페이서(61)를 형성한다. 제9도는 하부전극을 형성하는 단계를 설명하는 단면도로서, 먼저 상기 스페이서(61)를 식각 마스크로 하여 상기 제2도전막(51) 및 상기 제1도전막 패턴(31a)을 순차적으로 식각함으로써 상기 스페이서(61) 양쪽 바깥 부분의 상기 절연막 패턴(21)을 노출시키는 동시에 상기 스페이서 사이의 절연막 패턴(21)을 노출시키지 않도록 하여 제1도전막 패턴(31b) 및 제2도전막 패턴(51a)으로 이루어진 하부전극을 형성한다. 제10도는 상기 스페이서(61)를 제거함으로써 커패시터의 하부전극을 완성하는 단계를 설명하기 위한 단면도이다. 도면에는 도시되지 않았으나 제5도에서 설명한 바와 마찬가지로 상기 스페이서(61)를 BOE로 제거할 경우에는 상기 절연막 패턴(21)도 일부 제거되어 상기 하부전극의 아래부분이 일부 노출될 수도 있다. 이 경우는 커패시터의 유효면적이 증가하게 되어 셀 커패시턴스가 증가한다. 따라서 상기 절연막 패턴의 일부를 일정량 제거하는 것이 바람직하다. 이상 상술한 바와 같이 본 발명의 실시예에 의하면, 종래기술에서 설명한 바와 같이 감광막 패턴의 측벽에 형성된 스페이서를 식각 마스크로 하여 하부전극을 형성하는 방법과는 달리 도전막의 돌출부 측벽에 형성된 스페이서를 식각 마스크로 하여 하부전극을 형성함으로써 종래기술에서 문제시 되었던 점 즉, 스페이서를 형성하기 위한 절연막형성 시 감광막의 열적손상 문제와 이를 방지하기 위하여 저온 산화막으로 스페이서를 형성할 경우에 발생하는 파티클의 발생 및 하부전극의 패턴불량을 방지할 수 있다. 본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (3)
- 반도체 기판의 소정영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계 : 상기 절연막 패턴이 형성된 기판 전면에 상기 콘택홀을 채우는 제1도전막을 형성하는 단계 : 상기 제1도전막으로 채워진 상기 콘택홀 상부에 감광막 패턴을 형성하는 단계 : 상기 감광막 패턴을 식각 마스크로 하여 상기 제1도전막을 식각함으로써 제1도전막 패턴을 형성하는 단계 : 상기 감광막 패턴을 제거하는 단계 : 상기 감광막 패턴이 제거된 기판 전면에 상기 제1도전막 패턴 상에 돌출부를 가지는 제2도전막을 형성하는 단계 : 상기 제2도전막의 돌출부 측벽에 스페이서를 형성하는 단계 : 및 상기 스페이서를 식각 마스크로 하여 상기 스페이서 양쪽 바깥부분의 절연막 패턴을 노출시키는 동시에 상기 스페이서 사이의 절연막 패턴은 노출되지 않도록 하기 위하여 상기 제2도전막 및 상기 제1도전막 패턴을 순차적으로 이방성 식각함으로써 상기 이방성 식각된 제1도전막 패턴 및 제2도전막으로 이루어진 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 하부전극을 형성하는 단계 이후에 상기 스페이서를 제거함과 동시에 상기 하부전극의 아래부분이 일부 노출될 수 있도록 상기 절연막 패턴의 일부도 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 스페이서는 고온 산화막(HTO)으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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