KR970010773B1 - 디램(dram) 제조 방법 - Google Patents

Abstract

내용없음

Description

디램(DRAM) 제조 방법

제1a도 내지 제1d도는 종래 기술에 따른 적층 캐패시터 셀 구조를 갖는 DRAM 셀 가장자리 부위의 레이아웃도.

제2a도 내지 제2f도는 제1a도의 A-A' 단면에 따른 제조 공정도.

제3a도 내지 제3d도는 본 발명에 의한 적층 캐패시터 셀 구조를 갖는 DRAM의 셀 가장자리 부위의 레이아웃도.

제4a도 내지 제4f도는 제3a도의 B-B' 단면에 따른 제조 공정도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 산화막

3 : 산화질화막 4,9,13 : 감광막

5 : 소자 절연 분리 산화막 6 : 소오스 및 드레인 영역

7,10,17 : 절연막 8,11,14 : 폴리실리콘막

8' : 비트 라인 전극 12 : 완충 산화막

15 : 캐패시터 유전막 16 : 플레이트 전극

18 : 금속라인 a : 동작 영역 층(layer)

b : 게이트 전극 층 c : 비트라인 콘택 층

d : 비트라인 층 e : 전하저장 콘택 층

f : 전하저장전극 층 g : 플레이트 전극 층

h : 금속 콘택 층 i : 금속층

본 발명은 반도체 소자중 DRAM(dynamic RAM) 제조 방법에 관한 것으로, 특히 적층 캐패시터 구조를 갖는 DRAM 셀 가장자리 경계 부위의 제조 방법에 관한 것이다.

일반적으로, 반도체 소자의 집적도가 높아지고 단위 셀의 면적이 축소됨에 따라서 64M DRAM급 이상의 고집적 소자(High Density Device) 실현을 위하여 필수 불가결한 핵심 기술은 미세 라인을 형성(Define)할 수 있는 사진식각(Photolithography) 기술과 더불어 좁은 면적에서 충분한 값의 캐패시터 용량을 확보하는 것이 관건이다. 따라서 주어진 셀 면적내에서 충분한 값의 캐패시터 용량을 확보하기 위해서는 실린더형 또는 핀형등으로 전하저장전극의 높이를 높여야 한다.

그러나 이와같이 셀 가장자리 부위에 형성되는 전하저장전극의 단차가 높아지게 되면, 워드라인을 하나의 라인으로 묽는 후속 공정인 금속라인 패턴을 형성할때 어려움이 따르게 된다.

따라서, 종래에는 셀 이외의 부위, 즉 주변회로 영역 또는 주변회로와 셀의 경계영역에 일정크기 폭의 비트라인 전극을 여분으로 형성하였는데 도면을 참조하여 설명하면 다음과 같다.

제1a도는 상기 서술한 종래 기술에 의한 적층 캐패시터 셀 구조를 갖는 DRAM 셀 가장자리 부위의 레이아웃도이고, 제1b도 내지 제1d도는 제1a도의 각 층을 분리하여 나타낸 레이아웃도로서, 도면에서는 a는 동작영역 층, b는 게이트 전극 층, c는 비트라인 콘택층, d는 비트라인 전극 층, e는 전하저장 콘택 층, f는 전하저장 전극 층, g는 플레이트 전극 층, h는 금속 콘택층, i는 금속 층을 각각 나타낸다.

제2a도 내지 제2f도는 제1a도의 A-A' 단면에 따른 제조 공정도로서, 워드 라인 방향으로 본 셀 가장자리 경계 부위의 제조 공정도이다.

먼저, 제2a도는 실리콘 기판(1)상에 패턴을 형성하고, 소자 절연 분리를 하기 위해서 산화막(2)을 형성하고, 소자 분리용 산화 질화막(3)을 증착한 후, 동작영역을 디파인(Define)하기 위한 감광막(4) 패턴을 형성한 후의 단면도로서, 셀 이외의 영역은 감광막(4)패턴을 형성하지 않은 상태이다.

제2b도는 제2a도에 이어서 감광막(4)을 이용하여 산화질화막(3)을 식각한 후 감광막(4)을 제거하고, 웨이퍼를 산화시켜 소자 절연 분리 산화막(5)을 형성한 후 잔류 산화질화막과 산화막(2)을 제거한 다음에, 게이트 산화막 및 게이트 전극(도면에는 도시되지 않음), 소오스 및 드레인 영역(6)순으로 형성하고 절연막(7)을 형성한 후 이어서 평탄화하고 비트라인 전극용 폴리실리콘막(8)을 증착한 다음에 비트라인을 디파인하기 위한 감광막(9) 패턴을 형성한 단면도로서, 셀 이외의 부위에도 일정크기 폭의 비트라인 전극을 여분으로 형성하기 위하여 감광막을 형성하였다. 그러나 셀 및 셀 이외의 지역이 서로 단차가 달라 셀 가장자리 경계부위에서 경사진 부위가 발생하게 된다.

제2c도는 제2b도에 이어서 상기 감광막(9)을 마스크로 하여 폴리실리콘막(8)을 식각하여 비트라인 전극(8')을 형성한 후 다시 절연막(10)을 형성하고 평탄화시킨 다음 전하저장전극용 폴리실리콘막(11)을 소오스/드레인 영역(6)에 콘택하고, 그 상부에 완충산화막(12)을 증착한 상대에서 전하저장전극을 디파인 하기 위한 감광막(13) 패턴을 형성한 단면도이다.

제2d도는 제2c도에 이어서 상기 감광막(13)을 마스크로하여 완충산화막(12), 폴리실리콘막(11)을 차례로 식각하고 감광막(13)을 제거한 후 전하저장전극용 폴리실리콘막(14)을 다시 증착한 상태의 단면도이다.

제2e도는 제2d도에 이어서 상기 폴리실리콘막(14)을 비등방성 식각 방법으로 식각하고 완충산화막(12)을 제거한 상태의 단면도로서, 이때, 도면에서 셀 가장자리에 있는 전하저장전극의 패턴이 주변 단차에 의해 제대로 형성되지 못하고 있음을 보여준다.

제2f도는 제2e도에 이어서 캐패시터 유전막(15)을 증착하고 플레이드 전극용 폴리실리콘막(16)을 형성한 후, 절연막(17)을 이용하여 전 표면을 평탄화 한 다음에 금속콘택 공정 및 워드라인을 하나의 라인으로 묽는(워드라인 Strapping) 금속라인(18)을 형성한 후의 단면도이다.

상기 설명한 종래 기술에서 제2b도와 같이 셀 가장자리 여분의 패턴에서 절연막(7)의 평탄화 정도가 셀 가장자리에서 단차를 가지게 되고 동시에 증착되는 비드라인 전극용 폴리실리콘막(8)도 단차를 가지게 되며, 제2c도와 같이 절연막(10)을 평탄화할때 비트라인 전극이 셀 지역보다 폭이 크기 때문에 그 상부에서 평탄화 정도가 다르게 되고 단차가 형성되어 전하저장전극 콘택 및 전하저장전극 패턴을 형성할때 어려움이 따르게 된다. 즉, 제2e도에 도시된 바와같이 셀 가장자리에 있는 전하저장전극 패턴(11,14)이 주변 단차에 의해 제대로 형성되지 못한다.

또한, 셀 가장자리에서 단차가 형성되어, 워드 라인 스트랩핑(Strapping)용 금속라인(18)을 형성하는데 어려움이 발생한다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 셀과 그 이외의 지역의 단차차이를 줄여 셀 가장자리 지역 경계부위의 경사를 완만히 하여준 후 전하저장전극을 형성하는 DRAM 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 소자 절연 분리 산화막, 소오스 및 드레인 영역, 게이트 전극, 비트라인 전극, 캐패시터를 각각 순서적으로 형성하는 단계를 포함하여 이루어지는 적층 캐패시터 구조를 갖는 DRAM 제조 방법에 있어서, 상기 DRAM의 셀과 주변회로와의 경계지역 및 경계지역에 연장되는 주변회로 일부 지역까지 셀 영역과 동일한 폭과 간격을 유지하는 패턴으로 소자 절연 분리 산화막 및 비트라인 전극을 형성하는 것을 특징으로 한다.

이하, 제3a도 내지 제4f도를 참조하여 본 발명을 상세히 설명한다.

제3a도는 본 발명에 따른 적층 캐패시터 셀 구조를 갖는 DRAM 셀 가장자리 부위의 레이아웃도이고, 제3b도 내지 제3d도는 제3a도는 각 층을 분리하여 나타낸 레이아웃도로서, 도면에서 a는 동작영역 층, b는 게이트 전극 층, c는 비트라인 콘택 층, d는 비트라인 전극 층, e는 전하저장 콘택 층, f는 전하저장전극 층, g는 플레이트 전극 층, h는 금속 콘택 층, i는 금속 층을 각각 나타내며, 도면에 도시된 바와같이 동작영역층(a)과 비트라인 전극 층(d)의 패턴이 셀 내부에 있는 동작 영역과 비트라인 전극의 패턴과 동일한 폭과 간격을 유지하도록 형성되어있다.

제4a도 내지 제4f도는 제3a도의 B-B' 단면에 따른 제조 공정도로서, 워드 라인 방향으로 본 셀 가장자리 경계 부위의 제조 공정도이다.

제4a도는 실리콘 기판(1)상에 셀을 형성하고, 소자 절연 분리를 하기 위해여 산화막(2)을 형성하고, 소자 분리용 산화질화막(3)을 증착한 후, 셀 가장자리에서 셀 영역이 아닌 위치에서도 동작영역을 디파인 하기 위하여 형성동작 영역 마스크를 이용하여 제1감광막(4)으로 패턴한 후의 단면도로서, 셀 가장자리에서 셀 영역이 아닌 위치에서도 동작영역을 형성하기 위해 감광막(4)으로 패턴한 상태이다.

제4b도는 제4a도에 이어서 감광막(4)을 이용하여 산화질화막(3)을 식각한 후 감광막(4)을 제거하고 이어서 웨이퍼를 산화시켜 소자 절연 분리 산화막(5)을 형성하고 잔류 산화질화막(3)을 식각한 후 산화막(2)을 식각하고 이어서 게이트 산화막, 게이트 전극, 소오스 및 드레인 영역(6)순으로 형성한 후 절연막(7)을 형성하고 이어서 평탄화한 후 비트라인 전극용 폴리실리콘막(8)을 증착하고 비트라인을 디파인 하기 위하여 감광막(9) 패턴을 형성한 단면도로서, 셀 가장자리에서 셀 영역이 아닌 지역 및 경계지역도 셀 지역과 동일하게 평탄화되어있다. 그리고 셀 가장자리에서 여분의 비트라인 전극을 패턴하게될 감광막(9)이 셀 지역과 비숫한 폭과 간격으로 패턴되어 있다.

제4c도는 제4b도에 이어서 상기 감광막(9)을 마스크로하여 폴리실리콘막(8)을 식각하여 비트라인 전극(8)을 형성한 후 다시 절연막(10)을 형성한 후 평탄화를 시키고 전하저장전극용 폴리실리콘막(11)을 소오스/드레인 영역(6)에 콘택하고, 그 상부에 완충산화막(12)을 증착한 후, 전하저장전극용 마스크를 이용하여 감광막(13)을 패턴한 단면도로서, 셀 가장자리 및 셀 영역 이외에 형성되어 있는 비트라인 전극(8')의 폭과 간격이 셀 부분과 동일하게 되어있어 절연막의 평탄화 정도가 잘되어 단차가 생기지 않는다.

제4d도는 제4c도에 이어서 상기 감광막(13)을 마스크로하여 완충산화막(12), 폴리실리콘막(11)을 차례로 식각하고 감광막(13)을 제거한 후 전하저장전극용 폴리실리콘막(14)을 다시 증착한 상태의 단면도이다.

제4e도는 제4d도에 이어서 상기 다결정 실리콘막(14)을 비등방성 식각하고 완충산화막(12)을 제거한 상태의 단면도이다.

제4f도는 제4e도에 이어서 캐패시터 유전막(15)을 증착하고 플레이트 전극용 다결정 실리콘막(16)을 형성한 후, 절연막(17)을 이용하여 전 표면을 평탄화 한 다음에 금속콘택 및 워드라인을 하나의 라인으로 묽는(워드라인 Strapping) 금속라인(18)을 형성한 후의 단면도로서, 도면에 도시된 바와같이 셀 가장자리 경계 부위에서 동작 영역과 비트라인 전극을 셀 부위와 동일하게 폭과 간격을 사용함으로서 단차가 셀 지역과 동일하게 하여 가장자리 셀의 전하저장 콘택 및 전하저장전극을 손상되지 않게 패턴할 수 있다.

이상 상기에서 설명한 바와같이 셀 가장자리의 캐패시터가 형성되는 경계부위에서 동작 영역과 비트 라인을 셀 내부에 있는 동작 영역과 비트라인의 동일한 폭과 간격을 유지하는 패턴을 사용함으로써, 셀 캐패시터 형성시 가장자리에 있는 셀의 전하저장전극 콘택 및 전하저장전극 패턴의 손상을 주지않으며 공정을 수행할 수 있어 고집적화되어가는 소자의 수율을 향상시키는 효과가 있다.

Claims (1)

1. 소자 절연 분리 산화막(5), 소오스 및 드레인 영역(6), 게이트 전극, 비트라인 전극(8'), 캐패시터를 각각 순서적으로 형성하는 단계를 포함하여 이루어지는 적층 캐패시터 구조를 갖는 DRAM 제조 방법에 있어서, 상기 DRAM의 셀과 주변회로와의 경계지역 및 경계지역에 연장되는 주변회로 일부 지역까지 셀 영역과 동일한 폭과 간격을 유지하는 패턴으로 소자 절연 분리 산화막(5) 및 비트라인 전극(8')을 형성하는 것을 특징으로 하는 DRAM 제조 방법.