KR960013636B1 - 반도체 기억장치의 전하보존전극 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치의 전하보존전극 제조방법

제1A도 내지 제1E도는 본 발명에 따른 반도체 기억장치의 전화보존전극의 제조 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 소자분리절연막

3 : 게이트 산화막 4 : 게이트 전극

5 : 소오스 전극 5′: 드레인 전극

6 : 층간 절연막

7,7′: 제1전하보존전극용 전도물질 8,8 : 제1희생막

9,9′:제2희생막 10 : 전하보존전극 마스크

11′: 제2전하보존전극용 전도물질 스페이서

12 : 제3전하보존전극용 전도물질

12′: 제3전하보존전극용 전도물질 스페이서

20 : 전하보존전극

본 발명은 반도체 기억장치의 캐패시터의 전하보존전극을 제조하는 방법에 관한 것으로, 특히 전하보존전극의 표면적을 극대화하며, 이웃하는 전하보존전극과의 단락을 방지하기 위한 박스(BOX) 형태의 구조를 갖는 반도체 기억장치의 전하보존전극 제조방법에 관한 것이다.

통상적으로 반도체 기억장치인 다이나믹 램(Dynamic RAM)의 단위 셀(Cell)은 하나의 트랜지스터와 하나의 캐패시터로 구성되는데, 반도체 기억장치가 고집적화되어감에 따라 단위 셀의 면적이 감소되면서 적은 면적이 할당됨에도 불구하고 정보의 내용을 저장하는 높은 캐패시턴스를 확보해야 한다.

충분한 캐패시턴스를 확보하기 위한 방법으로 높은 유전상수의 유전물질을 사용하는 방법, 유전물질의 두께를 감소시키는 방법, 그리고 캐패시터의 하부전극인 전하보존전극을 핀형, 실린더형 등 다양한 3차원 형상으로 제작하여 그 표면적을 늘리는 방법이 사용되고 있다.

그리고, 반도체 기억장치가 고집적화되어감에 따라 주어진 적은 면적에서 이웃하는 전하보존전극과의 단락이 이루어져야 하는데, 이 또한 쉽지 않았다.

따라서, 본 발명은 캐패시턴스의 충분한 확보를 위해 이웃한 전하보존전극 사이의 간격을 사진현상 기술에서의 최소크기 이하로 극소화하여 전하보존전극의 면적을 극대화하면서 이웃하는 전하보존전극간의 단락을 방지하고, 별도의 마스크 공정을 추가하지 않고 자기정렬방식에 의해 전하보존전극을 박스형태의 구조로 형성하여 전하보존전극의 표면적을 극대화하는 반도체 기억장치의 전하보존전극 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본발명은, 반도체 기판상에 트랜지스터 소자를 형성한 후, 상기 트랜지스터의 접합층에 콘택되는 전하보존전극을 형성하는 반도체 장치 제조 방법에 있어서, 상기 트랜지스터 소자를 덮고 있는 층간절연막의 소정부위를 식각하여 상기 접합층이 오픈되는 콘택홀을 형성하는 제1단계; 상기 콘택홀을 통해 상기 접합층에 콘택되는 제1전도막을 전체구조 상부에 형성하는 제2단계; 상기 제1전도막상에 제1희생막, 제2희생막을 순차적으로 형성하는 제3단계; 전하보존전극 마스크를 사용한 상기 제2희생막의 선택식각으로 제2희생막 패턴을 형성하는 제4단계; 전체구조 상부에 제2전도막을 형성하고 다시 에치백하여 상기 제2희생막 패턴의 측벽에 제2전도막 패턴을 형성하는 제5단계; 상기 제2희생막패턴과 상기 제2전도막 패턴으로 덮히지 않은 상기 제1희생막과 그 하부의 상기 제1전도막을 선택 식각하여 제1희생막 패턴 및 제1전도막 패턴을 형성하고, 상기 제2희생막 패턴을 제거하는 제6단계; 전체구조 상부에 제3전도막을 형성하고 다시 에치백하여 상기 제6단계 수행에 의해 형성된 단차부 측벽에 제3전도막 패턴을 형성하는 제7단계; 및 상기 패턴된 제1희생막을 제거하는 제8단계를 포함하여 이루어진다.

이하, 첨부된 도면 제1A도 내지 제1E도를 참조하여 본 발명에 따른 일실시예를 상세히 설명하면, 도면에서 1은 반도체 기판,2는 소자분리절연막, 3은 게이트 산화막, 4는 게이트 전극, 5는 소오스 전극, 5′는 드레인 전극,6은 층간절연막, 7,7′는 제1전하보존전극용 전도물질, 8,8′는 제1희생막, 9,9′는 제2희생막, 10은 전하보존전극 마스크, 11은 제2전하보존극용 전도물질 스페이서, 12는 제3전하보존극용 전도물질 12′는 제3전하보존전극용 전도물질 스페이서, 20은 전하보존전극을 각각 나타낸다.

제1A도는 반도체 기판(1) 일정부분에 소자분리절연막(2), 게이트 전극(4), 소오스/드레인 전극(5,5′)을 형성하고 전체적으로 층간절연막(6)을 형성한 후에 상기 소오스 전극(5) 상부의 상기 층간절연막(6)을 선택 식각하여 전하보존전극 콘택홀을 형성한 다음, 상기 콘택홀을 통해 상기 소오스 전극(5)과 접속되는 제1전하보존전극용 전도물질(7)을 일정두께 형성하고, 상기 제1전하보존전극용 전도물질(7) 상부에 제1희생막(8), 제2희생막(9)을 순차적으로 형성한 후, 전하보존전극 마스크(!0)를 형성한 상태의 단면도이다.

이때 제1희생막(8)으로 질화막, 제2희생막(9)으로는 산화막을 사용할 수 있고, 또는 제1희생막(8)으로는 산화막, 제2희생막(9)으로는 질화막을 사용할 수도 있으며, 또한 제1희생막(8)과 제2희생막(9)을 같은 산화막으로 사용하면서 이후의 공정인 희생막 식각시 일정두께만을 식각할 수도 있다.

제1B도는 상기 전하보존전극 마스크(10)를 이용하여 상기 제2희생막(9)을 선택식각하여 제2희생막(9′)에 의해 단차를 형성하고, 전제구조 상부에 제2전하보존전극용 전도물질을 형성한 다음 다시 에치백하여 상기 제2희생막(9′)에 의해 형성된 단차의 측벽에 제2전하보존전극용 전도물질 스페이서(11′)를 형성한 상태의 단면도이다. 이때 상기 제1희생막(8)과 제2희생막(9)을 같은 산화막인 경우에는 제2희생막 식각시 일정두께만을 식각한다.

제1C도는 상기 제2희생막(9′)과 제2전하보존전극용 전도물질 스페이서(11′)가 없는 부분의 노출된 제1희생막(8)과 그 하부의 제1전하보존전극용 전도물질(7), 그리고 제2희생막(9′)을 선택 식각함으로써, 상기 패턴된 제1전하보존전극용 전도물질(7′)의 외곽면을 따라 제1전하보존전극용 전도물질(7′)과 제1희생막(8′)과 제2전하보존전극용 전도물질 스페이서(11′)가 적층된 단차를 형성하게 하고, 상기 패턴된 제1전하보존전극용 전도물질(7′)의 안쪽에서는 제2전하보존전극용 전도물질 스페이서(11′)에 의한 단차를 형성한 다음, 전체적으로 제3전하보존전극용 전도물질(12)을 형성한 상태의 단면도이다.

여기서, 상기 제1희생막(8)과 하부의 제1전하보존전극용 전도물질(7), 그리고 제2희생막(9)을 식각할 때, 노출된 부분의 제1희생막(8)을 식각하고, 제2희생막(9′)을 식각한 후 노출된 부분의 제1전하보존전극용 전도물질(7)을 식각하는 순서로 하거나, 또는, 제1희생막(8)과 제2희생막(9′)이 같은 산화막일 경우 제2희생막(9′) 식각시 일정두께의 산화막을 식각하고, 노출되는 제1전하보존전극용 전도물질(7)을 식각할 수 있다.

제1D도는 상기 제3전하보존전극용 전도물질(12)을 에치백함으로써 상기 패턴과 제1전하보존전극용 전도물질(7′)의 외곽면을 따라 형성된 제1전하보존전극용 전도물질(7′)과 제1희생막(8′)과 제2전하보존전극용 전도물질 스페이서(11′)가 적층된 단차의 측벽과 , 상기 패턴된 제1전하보존전극용 전도물질 (7′)안쪽의 제2전하보존전극용 전도물질 스페이서 (11′)에 의한 단차의 측벽에 제3전하보존전극용 전도물질 스페이서(!2′)를 형성한 상태의 단면도이다.

이때 상기 패턴된 제1전하보존전극용 전도물질(7′)의 외곽면을 따라 형성된 제3전하보존전극용 전도물질 스페이서(12′)에 의해 이웃한 전하보존전극 사이의 간격을 사진현상 기술에서의 최소크기 이하로 극소화된다.

제1E도는 상기 제1전하보존전극용 전도물질(7′) 상부의 제1희생막(8′)을 식각함으로써, 상기 패턴된 제1전하보존전극용 전도물질(7′)과 제2전하보존전극용 전도물질 스페이서(11′), 그리고, 제3전하보존전극용 전도물질(12′)에 의해 상부 일정부분이 열린 박스(Box)형태의 구조를 갖는 전하보존전극(20)을 형성된 상태의 단면도이다. 여기서 제1 내지 제3전하보존전극 전도물질은 실리콘막을 사용할 수 있으며, 구체적으로 도핑된 다결정 실리콘 또는 비정질 실리콘막을 사용할 수 있다.

그리고 상기 본 발명을 설명하는에 있어 편의상 소오스 전극에 접속되는 전하보존전극까지만 형성한 구조만을 나타내었으며, 그 이외의 공정은 종래의 공정과 동일하게 진행한다. 또한, 드레인 전극에 접속되는 비트선을 먼저 형성한 후 상기 전하보존전극이 형성되는 구조에서 상기 비트선을 도시하지 않았지만, 본 발명은 소오스 전극에 접속되는 캐패시터가 형성되는 구조에서 상기 비트선을 도시하지 않았지만, 본 발명은 소오스 전극에 접속되는 캐패시터가 형성된 후 드레인 전극에 접속되는 비트선이 형성되는 구조에도 적용할 수 있다.

상기와 같이 이루어지는 본 발명은 이웃한 전하보존전극 사이의 간격을 시진현상 기술에서는 최소크기 이하로 극소화하여 전하보존전극이 형성되는 면적을 극대화하고, 별도의 마스크 공정을 추가하지 않고 자기정렬방식에 의해 전하보존전극을 박스 형태의 구조로 형성함으로써, 전하보존전극의 표면적을 극대화할 수 있는 효과가 있다.

Claims (8)

1. 반도체 기판상에 트랜지스터 소자를 형성한 후, 상기 트랜지스터의 접합층에 콘택되는 전하보존전극을 형성하는 반도체 장치 제조방법에 있어서, 상기 트랜지스터 소자르 덮고 있는 층간절연막의 소정부위를 식각하여 상기 접합층이 오픈되는 콘택홀을 형성하는 제1단계; 상기 콘택홀을 통해 상기 접합층에 콘택되는 제1전도막을 전체구조 상부에 형성하는 제2단계; 상기 제1전도막상에 제1희생막, 제2희생막을 순차적으로 형성하는 제3단계; 전하보존전극 마스크를 사용한 상기 제2희생막의 선택식각으로 제2희생막 패턴을 형성하는 제4단계; 전체구조 상부에 제2전도막을 형성하고 다시 에치백하여 상기 제2희생막 패턴의 측벽에 제2전도막 패턴을 형성하는 제5단계; 상기 제2희생막 패턴과 상기 제2전도막 패턴으로 덮히지 않은 상기 제1희생막과 그 하부의 상기 제1전도막을 선택식각하여 제1희생막 패턴 및 제1전도막 패턴을 형성하고, 상기 제2희생막을 패턴을 제거하는 제6단계; 전체구조 상부에 제3전도막을 형성하고 다시 에치백하여 상기 제6단계 수행에 의해 형성된 단차부 측벽에 제3전도막 패턴을 형성하는 제7단계; 및 상기 패턴된 제1희생막을 제거하는 제8단계를 포함하여 이루어진 반도체 기억장치의 전하보존전극 제조방법.
2. 제1항에 있어서, 상기 제1희생막과 제2희생막은 각각 질화막과 산화막 또는 각각 산화막과 질화막인 것을 특징으로 하는 반도체 기억장치의 전하보존전극 제조방법.
3. 제1항에 있어서, 상기 제1희생막과 제2희생막은 산화막인 것을 특징으로 하는 반도체 기억장치의 전하보존전극 제조방법.
4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제6단계는 상기 제1전도막 패턴의 외곽면을 따라 상기 제1전도막 패턴, 상기 제1희생막 패턴, 및 상기 제2전도막 패턴이 적층된 단차부를 형성하게 하고, 상기 제1전도막 패턴에 안쪽에는 상기 제 2 전도막 패턴에 의해 단차부를 형성하도록 이루어지는 것을 특징으로 하는 반도체 기억장치의 전하보존전극 제조방법.
5. 제4항에 있어서, 상기 제1전도막 패턴, 상기 제1희생막 패턴, 및 상기 제2전도막 패턴이 적층된 단차부에 형성된 제3전도막 패턴에 의해 이웃한 전하보존전극간의 간격을 사진현상 기술에서의 해상력 이하로 극소화하는 것을 특징으로 하는 반도체 기억장치의 전하보존전극 제조방법.
6. 제4항에 있어서, 상기 제6단계는 노출된 부분의 상기 제1희생막 및 제2희생막을 식각한 후, 노출되 부분의 상기 제1전도막을 식각하는 방법으로 이루어지는 것을 특징으로 하는 반도체 기억장치의 전하보존전극 제조방법.
7. 제1항에 있어서, 상기 제1전도막, 제2전도막 및 제3전도막은 실리콘막인 것을 특징으로 하는 반도체 기억장치의 전하보존전극 제조방법.
8. 제7항에 있어서, 상기 실리콘막은 다결정 실리콘 또는 비정질 실리콘막인 것을 특징으로 하는 반도체 기억장치의 전하보존전극 제조방법.