KR960030423A - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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KR960030423A
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세키사와 다다시
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Abstract

반도체 기억장치에 관계되고, 특히, 고집적화된 DRAM을, 적은 공정수로, 또한 미세한 셀 면적으로 실현하는 반도체 기억장치와 그 제조방법을 제공한다.
반도체 기판 10에 형성된 메모리셀 트랜지스터와, 메모리셀 트랜지스터의 게이트 전극 20의 상면과 측면을 덮는 절연막 42와, 소스 확산층 24상에 개구한 관통공 40과, 드레인 확산층 26상에 개구한 관통공 38이 형성된 층간절연막 36과, 관통공 40 내벽과 저부에 형성되고, 소스 확산 24층에 접속된 캐퍼시트 축적전극 46과, 캐퍼시터 축적전극 46을 덮는 캐퍼시터 축적전극 48과 캐퍼시터 축적전극 48을 덮는 캐퍼시터 대향전극 54를 가지는 캐퍼시터와, 관통공 38의 내벽과 저부에 형성되고, 드레인 확산층과 접속된 콘택트용 도전막 44로서 구성한다.

Description

반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시형태에 의한 반도체 기억장치의 구조를 나타내는 평면도.

Claims (62)

  1. 반도체기판 상에 형성된 소스 확산층과 드레인 확산층과, 상기 소스 확산층과 상기 드레인 확산층과의 사이에 상기 반도체기판 상에, 게이트절연막을 통하여 형성된 게이트 전극을 가진 메모리셀 트랜지스터와, 상기 게이트 전극의 상면과 측면을 덮는 절연막과, 상기 메모리셀 트랜지스터상을 덮고, 상기 소스 확산층상에 개구한 제1의 관통공과, 상기 드레인 확산층상에 개구한 제2의 관통공이 형성된 제1의 층간절연막과, 상기 제1의 관통공의 내벽과 저부에 형성되고, 상기 소스 확산층에 접속된 캐퍼시터 축척전극과, 상기 캐퍼시터 축적전극을 덮도록 형성된 캐퍼시터 유전체막과, 상기 캐퍼시터 유전체막을 덮도록 형성된 캐퍼시터 대향전극을 가지는 캐퍼시터와, 상기 제2의 관통공 내벽과 저부에 형성되고, 상기 드레인 확산층과 접속된 제1의 콘택트용 도전막을 가지는 메모리 셀과, 상기 메모리셀 상에 형성되고, 비트선 콘택홀이 형성된 제2의 층긴 절연막과, 상기 제2의 층간절연막 상에 형성되고, 상기 비트선콘택홀을 통하여 상기 메모리셀의 상기 제1의 콘택트용 도전막에 접속된 비트선을 가지는 것을 특징으로 하는 반도체 기억장치.
  2. 반도체기판 상에 형성된 소스 확산층과 드레인 확산층과, 상기 소스 확산층과 상기 드레인 확산층과의 사이에 상기 반도체 기판상에, 게이트 절연막을 통하여 형성된 게이트 전극을 가지는 메모리셀 트랜지스터와, 상기 게이트전극의 상면과 측면을 덮는 절연막과, 상기 메모리셀 트랜지스터상을 덮고, 상기 소스 확산층상에 개구된 제1의 관통공과, 상기 드레인 확산층상에 개구된 제2의 관통공이 형성된 제1의 층간절연막과, 상기 제1의 관통공의 저부에 매립되고, 상기 소스 확산층에 접속된 제1의 매립도 전체와, 상기 제2의 관통공의 저부에 매립되고, 상기 드레인 확산층에 접속된 제2의 매립도 전체와, 상기 제1의 관통공의 내벽과, 상기 제1의 매립도전체의 상면에 형성되고, 상기 제1의 매립도 전체를 통하여 상기 소스 확산층에 접속된 캐퍼시터 축적전극과, 상기 캐퍼시터 축적전극을 덮도록 형성된 캐퍼시터 유전체막과, 상기 캐퍼시터 유전체막을 덮도록 형성된 캐퍼시터 대향전극을 가지는 캐퍼시터와, 상기 제2의 관통공이 내벽과, 상기 제2의 매립도 전체의 상면에 형성되고, 상기 제2의 매립도 전체를 통하여 상기 드레인 확산층과 접속된 제1의 콘택트용 도전막을 가지는 메모리셀과, 상기 메모리셀 상에 형성되고, 비트선 콘택트홀이 형성된 제2의 층간 절연막과, 상기 제2의 층간 절연막 상에 형성되고, 상기 비트선 콘택트홀을 통하여 상기 메모리셀의 상기 제1의 콘택트용 도전막에 접속된 비트선을 가지는 것을 특징으로 하는 반도체 기억장치.
  3. 반도체기판 상에 형성된 소스 확산층과 드레인 확산층과, 상기 소스 확산층과 상기 드레인 확산층과의 사이에 상기 반도체기판 상에, 게이트절연막을 통하여 형성된 게이트 전극을 가지는 메모리셀 트랜지스터와, 상기 메모리셀 트랜지스터상을 덮고, 상기 소스 확산층상에 개구한 제1의 관통공과, 상기 드레인 확산층상에 개구한 제2의 관통공과, 상기 반도체기판에서 이간한 영역의 상기 제1의 관통공을 싸도록 형성되고, 상기 제1의 관통공에서 개구경이 넓은 개구가 형성된 제1의 층간절연막과, 상기 개구의 내벽과 저부, 상기 제1의 관통공의 내벽과 저부에 형성되고, 상기 소스 확산층에 접속된 캐퍼시터 축적전극과, 상기 캐퍼시터 축적전극을 덮도록 형성된 캐퍼시터 유전체막과, 상기 캐퍼시터 유전체막을 덮도록 형성된 캐퍼시터 대향전극을 가지는 캐퍼시터와, 상기 제2의 관통공내벽과 저부에 형성되고, 상기 드레인 확산층과 접속된 제1의 콘택트용 도전막을 가지는 메모리셀과, 상기 메로리셀 상에 형성되고, 비트선 콘택트홀이 형성된 제2의 층간절연막과, 상기 제2의 층간절연막 상에 형성되고, 상기 비트선 콘택트홀을 통하여 상기 메모리셀의 상기 제1의 콘택트용도전체에 접속된 비트선을 가지는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항 또는 제2항에 있어서, 상기 캐퍼시터 축적전극은 상기 제1의 관통공의 내부에 상기 제1의 관통공 내부와는 이간하여 형성된 제1의 기둥상 도전체를 가지고, 상기 콘택트용 도전막은, 상기 제2의 관통공의 내부에, 상기 제2의 관통공 내벽과는 이간하여 형성된 제2의 기둥상 도전체를 가지는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항, 또는 제2항에 있어서, 상기 절연막과 접하는 영역의 상기 제1의 층간절연막은 상기 절연막과는 에칭특성이 다른 재료에 의하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 절연막은 실리콘 절화막이고, 상기 절연막과 에칭특성이 다른 상기 재료는, 실리콘 산화막 또는 불순물을 첨가한 실리콘산화막인 것을 특징을 하는 반도체 기억장치.
  7. 제3항에 있어서, 상기 캐퍼시터 축적전극은, 상기 제1항의 관통공에서 상기 개구내에 기둥상으로 돌출하는 기둥상 도전체를 더 가지는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항 내지 제7항의 어느 것인가에 기재한 반도체 기억장치에 있어서, 상기 비트선 콘택트홀내벽에 형성된 사이드 월 절연막을 다시금 가지고, 상기 비트선은, 상기 사이드 월 절연막에 의하여 상기 캐퍼시터 대향전극과 절연되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 메모리셀이 형성된 메모리셀 영역의 주변의 상기 반도체기판 상에 형성된 주변회로용 트랜지스터와, 상기 제1의 층간절연막 상에 형성되고, 상기 비트선과 동일 도전층으로서 되는 배선층을 더 가지고, 상기 배선층은, 상기 주변회로용 트랜지스터의 게이트 전극, 소스 확산층 또는 드레인 확산층에 직접 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 메로리셀이 형성된 메모리셀 영역의 주변의 상기 반도체기판 상에 형성된 주변회로용 트랜지스터와, 상기 비트선상에 형성된 제3의 층간절연막과 상기 제3의 층간절연막 상에 형성된 배선층을 더 가지고, 상기 배선층은, 상기 주변회로용 트랜지스터의 게이트 전극, 소스 확산층 또는 드레인 확산층에 직접 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 배선층은, 상기 주변회로용 트랜지스터의 게이트전극, 소스 확산층 또는 드레인 확산층, 상기 캐퍼시터 대향전극, 또는 상기 비트선에 직접 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항 기재의 반도체 기억장치에 있어서, 상기 비트선과 상기 배선층과를 접속하는 영역의 상기 비트선 바로아래에, 상기 캐퍼시터 대향전극과 상기 제2의 층간절연막과의 적층막의 동일한 구조로서 되는 에칭보호 패턴을 더 가지는 것을 특징으로 하는 반도체 기억장치.
  13. 제1항에 있어서, 상기 메모리셀이 형성된 메모리셀 영역의 주변의 반도체기판 상에 형성된 주변회로용 트랜지스터와, 상기 제2항의 층간절연막상에 형성되고, 상기 비트선과 동일 도전층으로서 되는 배선층을 더 가지고, 상기 캐퍼시터 대향전극과 상기 제2항의 층간절연막은, 상기 주변로용 트랜지스터의 형성된 영역에 연재하여 형성되어 있고, 상기 절연층은 상기 주변회로용 트랜지스터의 게이트전극, 소스 확산층 또는 드레인 확산층에 직접접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  14. 제1항에 있어서, 상기 메모리셀이 형성된 메모리셀 영역의 주변의 상기 반도체기판 상에 형성된 주변회로용 트랜지스터와, 상기 주변회로용 트랜지스터의 게이트 전극, 소스 확산층, 또는 드레인 확산층상의 상기 제1의 층간절연막의 형성된 제3의 광통공의 내벽과 저붕에 형성된 제2의 콘택트용 도전막을 다시금 가지고, 상기 주변회로용 트랜지스터의 게이트전극, 소스 확산층 또는 드레인 확산층은 상기 제2의 콘택트용 도전층막은 통하여 상기 제1의 층간절연막 상에 형성된 배선층에 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 제3의 관통공의 저부에 형성된 제3의 매립도 전체를 더 가지고, 상기 제2의 콘택트용 도전체막은, 상기 제3의 매립도 전체를 통하여 상기 주변회로용 트랜지스터의 게이트 전극, 소스 확산층 또는 드레인 확산층에 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  16. 제1항에 있어서, 상기 제1의 층간 절연막은, 에칭특성이 다른 복수의 절연재료를 적층한 적층막인 것을 특징으로 하는 반도체 기억장치.
  17. 제16항에 있어서, 상기 적층막은, 실리콘 질화막을 실리콘 산화막으로 끼워서 적층되어 있는 것을 특징으로 하는 반도체 기억장치.
  18. 제16항에 있어서, 상기 적층막은, 실리콘 산화막상에 실리콘 질화막이 적층된 막인 것을 특징으로 하는 반도체 기억장치.
  19. 반도체기판에 형성된 소스 확산층과 드레인 확산층과를 상기 소스 확산층과 상기 드레인 확산층과의 사이에 상기 반도체기판 상에, 게이트절연막을 통하여 형성된 게이트 전극을 가지는 메모리셀 트랜지스터와, 상기 게이트 전극의 상면과 측면을 덮는 절연막과, 상기 메모리셀 트랜지스터 상을 덮고, 상기 소스 확산층에 개구한 제1의 관통공이 형성된 제1의 층간절연막과 상기 제1의 관통공의 내벽과 저부에 형성되고, 상기 소스 확산층에 접속된 콘택트부와 상기 콘택트부에 접속되고, 상기 제1의 층간절연막 상에 돌출하여 형성된 돌출부를 가지는 캐퍼시터 축적전극과, 상기 캐퍼시터 축적전극을 덮도록 형성된 캐퍼시터 유전체막과, 상기 캐퍼시터 유전체막을 덮도록 형성된 캐퍼시터 대향전극을 가지는 캐퍼시터를 가지는 메모리셀을 가지는 것을 특징으로 하는 반도체 기억장치.
  20. 제19항 있어서, 상기 메모리셀 상에 형성되고, 상기 제1의 층간절연막을 통하여 상기 드레인 확산층에 달하는 비트선 콘택트홀이 형성된 제2의 층간절연막과 상기 제2의 층간절연막 상에 형성되고, 상기 비트선 관통공을 통하여 상기 메모리셀의 상기 드레인 확산층에 접속된 비트선을 더 가지는 것을 특징으로 하는 반도체 기억장치
  21. 제19항 또는 제20항 기재는 반도체 기억장치에 있어서, 상기 제1의 층간절연막에는 상기 드레인 확산층상에 개구된 제2의 관통공이 형성되어 있고, 상기 제2의 관통공 내벽과 저부에 형성되고, 상기 드레인 확산층과 접속된 콘택트용 도전막과 상기 메모리셀 상에, 제2의 층간절연막을 통하여 형성되고, 상기 콘택트용 도전막과 접속된 비트선을 더 가지는 것을 특징으로 하는 반도체 기억장치.
  22. 제19항에 있어서, 상기 제1의 층간절연막은, 실리콘질화막과 실리콘산화막을 가지고, 상기 실리콘질화막은, 상기 게이트전극 상에 형성되어 있고, 상기 실리콘 산화막은, 상기 실리콘질화막 상에 형성되어 있고, 상기 제2의 층간절연막은 실리콘산화막에 의하여 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  23. 제1항에 있어서, 상기 제1의 콘택트용 도전막, 상기 제2의 콘택트용 도전막 또는 상기 캐퍼시터 축적전극은, N형 실리콘과 P형 실리콘 콘택트 하는 도전재료인 것을 특징으로 하는 반도체 기억장치.
  24. 제1항에 있어서, 상기 비트선 콘택트홀은, 비트선의 연재하는 방향으로 길게 뻗은 형상인 것을 특징으로 하는 반도체 기억장치.
  25. 제1항에 있어서, 상기 비트선은, 상기 비트선 사이의 간격의 절반 이하의 막두께인 것을 특징으로 하는 반도체 기억장치.
  26. 병행으로 배치된 복수의 비트선과 복수의 상기 비트선에 교차하는 방향에 병행으로 배해진 복수의 워드선과, 각각의 상기 비트선에 한쪽단에 설치된 센스앰프와 각각의 상기 워드선의 한쪽단에 설치된 디코더와 상기 비트선과 상기 워드선의 각각의 교차부에 설치된 제1항 메모리셀을 가지고, 복수의 상기 센스엠프는 2조로 나누어지고, 상기 메모리셀이 형성된 메모리셀영역의 대향하는 측부에 각각의 조가 설치되어 있고, 복수의 상기 디코더는 2조로 나누어지고, 상기 메모리셀영역의 다른 대향하는 측부에 각각의 조가 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  27. 반도체기판 상에 형성된 소스 화산층과 드레인 확산층과, 상기 소스 확산층과 상기 드레인 확산층과의 사이의 상기 반도체기판 상에, 게이트 절연막을 통하여 형성된 게이트전극을 가지는 메모리셀 트랜지스터와, 상기 메모리셀 트랜지스터상을 덮고, 상기 소스 확산층상에 개구한 제1의 관통공과, 상기 드레인 확산층상에 개구한 제2의 관통공이 형성된 제1의 층간절연막과, 상기 제1의 관통공내에 매립된 매립 도전체와 상기 제1의 층간절연막 상에 형성되고, 상기 매립도전체를 통하여 상기 소스 확산층에 접속되는 캐퍼시터 축적전극과, 상기 캐퍼시터 축적전극을 덮도록 형성된 캐퍼시터 유전체막과, 상기 캐퍼시터 유전체막을 덮도록 형성된 캐퍼시터 대향전극을 가지는 캐퍼시터를 가지는 메모리셀과, 상기 제1의 층간절연막 상에 형성되고, 상기 제2의 관통공을 통하여 상기 드레인 확산층에 접속된 비트선을 가지고, 상기 매립 도전체와 상기 비트선은, 동일한 도전층으로서 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  28. 제27항에 있어서, 상기 매립도전체는, 상기 제1의 관통공의 내벽과 저부에 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  29. 제27항에 있어서, 상기 제1의 관통공과 상기 제2의 관통공은, 상기 게이트 전극의 외측에 이간하여 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  30. 제27항 내지 제29항의 어느 것인가에 기재한 반도체기억장치에 있어서 상기 비트성의 상면과 측면비트선상에 형성하는 제2의 층간절연막에 대하여 에칭스토퍼로서 기능하는 절연막에 의해 덮혀 있는 것을 특징으로 하는 반도체 기억장치.
  31. 제30항에 있어서, 상기 제2의 층간절연막에는, 그 내부에 상기 매립 도전체가 노출하는 제3의 관통공이 형성되어 있고, 상기 캐퍼시터 유전체막은, 상기 제3의 관통공의 측벽과 저면에 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  32. 반도체기판 상에, 제1의 도전막과 제1의 절연막을 적층하여 퇴적한 후, 상기 제1의 도전막과 상기 제1의 절연막을 패터닝하고, 상면이 상기 제1의 절연막으로 덮힌 상기 제1의 도전막으로서 되는 게이트 전극을 형성하는 게이트 전극 형성공정과, 상기 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 도입하고, 소스 확산층과 드레인 확산층을 형성하는 확산층 형성공정과, 상기 게이트 전극의 측벽에 제1의 사이드 웰 절연막을 형성하는 제1의 사이드 월 절연막 형성공정과, 상기 소스 확산층상에 개구된 제1의 관통공과, 상기 드레인 확산층상에 개구된 제2의 관통공이 형성된 제1의 층간절연막을 형성하는 제1의 층간절연막 형성공정과, 상기 제1의 층간절연막이 형성된 상기 반도체기판 상에 제2의 도전막을 퇴적하는 제2의 도전막퇴적공정과, 상기 제1의 관통공과, 상기 제2의 관통공의 내부에 상기 제2의 도전막을 잔존시키도록 상기 제1의 층간절연막상의 상기 제2의 도전막을 제거하고, 상기 제1의 관통공내에 형성된 상기 제2의 도전막으로서 되는 캐퍼시터 축적전극과, 상기 제2의 관통공내에 형성된 제2의 도전막으로서 되는 제1의 콘택트용 도전막을 형성하는 도전막 제거공정과, 상기 캐퍼시터 축적전극과, 상기 제1의 콘택트용 도전막이 형성된 상기 반도체 기판상에, 캐퍼시터 유전체막으로 되는 제2의 절연막과, 캐퍼시터 대향전극으로서 되는 제3의 도전막을 퇴적한 후, 상기 제3의 도전막을 패터닝하고, 상기 캐퍼시터 대향전극을 형성하는 캐퍼시터 대향전극 형성공정을 가지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  33. 제32항에 있어서, 상기 캐퍼시터 대향전극 형성공정에서는, 상기 제3의 도전막상에 퇴적한 제3의 절연막과 상기 제3의 도전막을 패터닝하고, 상기 캐퍼시터 대향전극과, 상기 제2의 관통공상에 개구된 비트선 콘택트홀을 형성하고, 상기 캐퍼시터 대항전극 형성공정 후, 제4의 절연막을 퇴적하고, 상기 제4의 절연막을 이방성 에칭함으로써 상기 비트선 콘택트홀 내벽에 제2의 사이드 월 절연막을 형성함과 동시에, 상기 비트선 콘택트홀 저부의 상기 제2의 절연막을 제거하는 제2의 사이드 월 절연막 형성공정과 상기 제3의 절연막상에 형성되고, 상기 비트선 콘택트홀 내에 노출한 상기 제1의 콘택트용 도전막과 접속된 비트성을 형성하는 비트선 형성공정을 더 가지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  34. 반도체기판 상에, 제1의 도전막과 제1의 절연막을 적층하여 퇴적한 후, 상기 제1의 도전막과 상기 제1의 절연막을 패터닝하고 메모리셀 트랜지스터를 형성하는 제1의 영역에, 상면이 상기 제1의 절연막으로 덮힌 상기 제1의 도전막으로서 되는 제1의 게이트 전극을, 주변회용 트랜지스터를 형성하는 제2의 영역에, 상면이 상기 제1의 절연막으로 덮힌 상기 제1의 도전막으로서 되는 제2의 게이트 전극을 형성하는 게이트전극 형성공정과, 상기 게이트전극을 마스크로서 상기 반도체기판에 불순물을 도입하고, 상기 제1의 영역에 상기 메모리셀 트랜지스터의 소스 확산층 및 드레인 확산층을 형성하는 확산층 형성공정과, 상기 게이트전극의 측벽에 제1의 사이드 월 절연막을 형성하는 제1의 사이드 윌 절연막 형성공정과, 상기 메모리셀 트랜지스터의 상기 소스 확산층상에 개구된 제1의 관통공과 상기 메모리셀 트랜지스터의 상기 드레인 확산층상에 개구된 제2의 관통공이 형성된 제1의 층간절연막 형성공정과, 상기 제1의 층간절연막이 형성된 상기 반도체 기판상에 제2의 도전막을 퇴적하는 제2의 도전막 퇴적공정과, 상기 제1의 관통공과 상기 제2의 관통공과의 내부에 상기 제2의 도전막을 잔존시키도록 상기 제1의 층간절연막상의 상기 제2의 도전막을 제거하고, 상기 제1의 관통공내에 형성된 제2의 도전막으로서 되는 제1의 콘택트용 도전막을 형성하는 도전막 제거공정과, 상기 캐퍼시터 축적전극과, 상기 제1의 콘택트용 도전막상에, 캐퍼시터 유전체막으로서 되는 제2의 절연막과, 캐퍼시터 대향전극으로 되는 제3의 도전막과, 제3의 절연막을 퇴적한 후, 상기 제3의 절연막을 패터닝하고, 상기 캐퍼시터 대향전극과, 상기 제2의 관통공상에 개구된 비트선 콘택트 홀을 형성하는 비트선 콘택트 형성공정과, 상기 비트선 콘택트홀이 형성된 상기 제3의 절연막상에 제4의 절연막을 퇴적한 후, 상기 제4의 절연막을 이방성 에칭함으로서 상기 비트선 콘택트 홀의 내벽에 제2의 사이드 월 절연막을 형성함과 동시에 상기 비트선 콘택트홀 저부의 상기 제2의 절연막을 제거하는 제2의 사이드 월 공정과, 상기 캐퍼시터 대향전극상의 상기 제3의 절연막에 개구된 제3의 관통공과, 상기 주변회로용 트랜지스터의 상기 소스 확산층, 상기 드레인 확산층, 또는 상기 제2의 게이트전극상의 상기 제1의 층간절연막에 개구된 제4의 관통공을 형성하는 제2의 관통공 형성공정과, 상기 비트선 콘택트홀내에 노출한 상기 제1의 콘택트용 도전막과 접속된 비트선과 상기 제3의 관통공을 통하여 상기 캐퍼시터 대향전극과 접속된 제1의 배선층과, 상기 제4의 관통공을 통하여 상기 주변회로용 트랜지스터와 접속된 제2의 배선층을 형성하는 배선층 형성공정을 가지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  35. 제34항에 있어서, 상기 제2의 사이드 월 절연막 형성공정의 후에, 상기 비트선 콘택트홀내에 노출한 상기 콘택트용 도전막과 접속된 비트선을 형성하는 비트선 형성공정과, 상기 비트성이 형성된 상기 반도체기판상에 제2의 층간절연막을 형성하는 제2의 층간절연막상 형성공정과를 더 가지고, 상기 제2의 관통공 형성 공정에서는, 상기 제2의 층간절연막과 상기 제3의 절연막에 상기 캐퍼시터 대향전극에 달하는 제3의 관통공을 형성하는 함과 동시에, 상기 제2의 층간절연막과 상기 제1의 층간절연막과 상기 제1의 층간절연막과, 상기 주변회로용 트랜지스터의 상기 소스 확산층, 상기 드레인 확산산층 또는 상기 제2의 게이트 전극에 달하는 제4의 관통공을 형성하고, 상기 배선층 형성공정에서는, 상기 제3의 관통공을 통하여 상기 캐퍼시터 대향전극과 접속된 제1의 배선층과, 상기 제4의 관통공을 통하여 상기 주변회로용 트랜지스터와 접속된 제2의 배선층을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  36. 제35항에 있어서, 상기 제2의 관통공 형성공정에 있어서, 상기 비트선과 상기 배선층을 접속하는 제5의 관통공을 형성하는 경우에는, 상기 비트선 콘택트홀 형성공정에 있어서, 상기 비트선과 상기 배선층을 접속하는 콘택트홀을 형성하는 영역의 상기 제1의 층간절연막 상에, 상기 제3의 도전막과 상기 제3의 절연막과의 적층막으로서 되는 에칭보호 패턴을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  37. 반도체기판 상에, 제1의 도전막과 제1의 절연막을 적층하여 퇴적한 후, 상기 제1의 도전막과 상기 제1의 절연막을 패터닝하고, 메모리셀 트랜지스터를 형성하는 제1의 영역에 상면이 상기 제1의 절연막으로 덮힌 상기 제1의 도전막으로서 되는 제1의 게이트전극을, 주변회로용 트랜지스터를 형성하는 제2의 영역에, 상면이 상기 제1의 절연막으로 덮힌 상기 제1의 도전막으로서 되는 제2의 게이트 전극을 형성하는 게이트전극 형성공정과, 상기 게이트 전극을 마스크로서 상기 반도체기판에 불순물을 도입하고, 상기 제1의 영역에 상기 메모리셀 트랜지스터의 소스 확산층 및 드레인 확산층을 형성하고, 상기 제2의 영역에 상기 주변회로용 트랜지스터의 소스 확산층 및 드레인 확산층을 형성하는 확산층 형성공정과, 상기 게이트전극의 측벽에 제1의 사이드 월 절연막을 형성하는 제1의 사이드월 절연막 형성공정과, 상기 메모리셀 트랜지스터의 상기 소스 확산층상에 개구된 제1의 관통공과 상기 메모리셀 트랜지스터의 상기 드레인 확산층상에 개구된 제2의 관통공이 형성된 제1의 층간 절연막을 형성하는 제1의 층간절연막 형성공정과, 상기 제1의 층간절연막이 형성된 상기 반도체 기판상에 제2의 도전막을 퇴적하는 제2의 도전막퇴적공정과, 상기 제1의 관통공과 상기 제2의 관통공과의 내부에 상기 제2의 도전막을 잔존시키도록 상기 제1의 층간절연막상의 제2의 도전막을 제거하고, 상기 제1의 관통공내에 형성된 상기 제2의 도전막으로서 되는 캐퍼시터 축적전극과, 상기 제2의 관통공내에 형성된 제2의 도전막으로서 되는 제1의 콘택트용 도전막을 형성하는 도전막 제거공정과, 상기 캐퍼시터 축적전극과, 상기 제1의 콘택트용 도전막상에, 캐퍼시터 유전체막으로 되는 제2의 절연막과 캐퍼시터 대향전극으로 되는 제3의 도전막과, 제3의 절연막을 퇴적한 수, 상기 제3의 절연막과 상기 제3의 도전막을 패닝하고, 상기 캐퍼시터 대향전극과, 상기 제2의 관통공상에 개구된 비트선 콘택트홀을 형성하고, 상기 주변회로용 트랜지스터의 상기 소스 확산층, 상기 드레인 확산층, 또는 상기 제2의 게이트전극 상에 개구하는 제3의 관통공을 상기 제2의 절연막상까지 개구하는 비트선 콘택트홀 형성공정과, 상기 비트선 콘택트홀을 덮는 포토레지스트를 선택적으로 형성한 후, 상기 제3의 관통공내의 상기 제2의 절연막과, 상기 제1의 층간절연막을 에칭하고, 상기 주변회로용 트랜지스터의 상기 소스 확산층, 상기 드레인 확산층 또는 상기 제2의 게이트전극상까지 달하는 상기 제3의 관통공을 형성하는 제2의 관통공 형성공정을 가지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  38. 제37항에 있어서, 상기 비트선 콘택트홀 형성공정에서는, 상기 캐퍼시터 축적전극과, 상기 제2의 도전막상에, 캐퍼시터 유전체막으로되는 상기 제2의 절연막과 캐퍼시터 대향전극으로 되는 상기 제3의 도전막과, 상기 제3의 절연막과, 에칭스토퍼로서 기능하는 마스크막을 연속하여 퇴적한 후, 상기 마스크막, 상기 제3의 절연막과 제3의 도전막을 패터닝하고, 상기 캐퍼시터 대향전극과, 상기 제2의 관통공상에 개구된 비트선 콘택트홀을 형성하고, 상기 주변회로용 트랜지스터의 상기 소스 확산층, 상기 드레인 확산층, 또는 상기 제2의 게이트 전극상에 개구하는 상기 제3의 관통공을 상기 제2의 절연막을 상까지 개구하고, 상기 제2의 관통공 형성공정에서는, 상기 비트선 콘택트홀을 덮는 포토레지스트를 선택적으로 형성한 후, 상기 마스크막과 상기 포토레지스트를 에칭마스크로서 상기 제3의 관통공내의 상기 제2의 절연막과, 상기 제1의 층간절연막을 에칭하고, 상기 주변회로용 트랜지스터의 상기 소스 확산층, 상기 드레인 확산층, 또는 상기 제2의 게이트전극상까지 달하는 상기 제3의 관통공을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  39. 제38항에 있어서, 상기 마스크 막은 실리콘막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
  40. 반도체기판 상에, 제1의 도전막과 제1의 절연막을 적층하여 퇴적한 후, 상기 제1의 도전막과 상기 제1의 절연막을 패터닝하고, 메모리셀 트랜지스터를 형성하는 제1의 영역에, 상면이 상기 제1의 절연막으로 덮힌 상기 제1의 도전막으로서 되는 제1의 게이트전극을, 주변회로용 트랜지스터를 형성하는 제2의 게이트 전극을 형성하는 게이트전극 형성공정과, 상기 게이트전극을 마스크로서 상기 반도체기판에 불순물을 도입하고, 상기 제1의 영역에 상기 메모리셀 트랜지스터의 소스 확산층 및 드레인 확산층을 형성하고, 상기 제2의 영역에 상기 주변회로용 트랜지스터의 소스 확산층 및 드레인 확산층을 형성하는 확산층 형성공정과, 상기 게이트 전극의 측벽에 제1의 사이드 월 절연막을 형성하는 제1의 사이드 월 절연막 형성공정과, 상기 메모리셀 트랜지스터의 상기 소스 확산층상에 개구된 제1의 관통공과, 상기 메모리셀 트랜지스터의 상기 드레인 확산층상에 개구된 제2의 관통공과, 상기 주변회로용 트랜지스터의 상기 소스 확산층, 상기 드레인 확산층 또는 상기 제2의 게이트전극 상에 개구하는 제3의 관통공이 형성된 층간절연막을 형성하는 제1의 층간절연막 형성공정과, 상기 제1의 층간절연막이 형성된 상기 반도체기판 상의 제2의 도전막을 퇴적하는 제2의 도전막 퇴적공정과, 상기 제1의 관통공과 상기 제2의 관통공과, 상기 제3의 관통공의 내부에 상기 제2의 도전막을 잔존시키도록 상기 제1의 층간절연막상의 상기제2의 도전막을 제거하고, 상기 제1의 관통공에 형성된 상기 제2의 도전막으로서 되는 캐퍼시터 축적전극과, 상기 제2의 관통공내에 형성된 상기 제2의 도전막으로서 되는 제1의 콘택트용 도전막과, 상기 제3의 관통공내에 형성된 제2의 도전막으로서 되는 제2의 콘택트용 도전막을 형성하는 도전막 제거공정과, 상기 캐퍼시터 축적전극과 상기 제1의 콘택트용 도전막과, 상기 제2의 콘택트용 도전막이 형성된 상기 반도체기판 상에, 캐퍼시터 유전체막으로 되는 제2의 절연막과, 캐퍼시터 대향전극으로 되는 제3의 도전막과, 제3의 절연막과 상기 제3의 도전막을 패터닝하고, 상기 캐퍼시터 대향전극과, 상기 제2의 관통공상에 개구된 비트선 콘택트홀을 형성하는 비트선 콘택트홀 형성공정과, 상기 비트선 콘택트홀이 형성된 상기 제3의 절연막상에 제4의 절연막을 퇴적한 후, 상기 제4의 절연막을 이방성 에칭함으로써 상기 비트선 콘택트홀의 내벽의 제2의 사이드 월 절연막을 형성함과 동시에, 상기 비트선 콘택트홀 저부의 상기 제2의 절연막을 제거하는 제2의 사이드 월 절연막 형성공정과, 상기 비트선 콘택트홀내에 노출한 제1의 콘택트용 도전막과 접속된 비트선과, 상기 제3의 관통공내에 형성된 상기 제2의 콘택트용 도전막에 접속된 배선층을 형성하는 배선층 형성공정을 가지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  41. 제40항에 있어서, 상기 캐퍼시터 대향전극 형성공정에서는, 상기 제3의 도전막표면이 평탄하게 되도록, 상기 제3의 도전막을 상기 제1의 관통공 또는 상기 제2의 제2의 관통공내에 매립하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  42. 제32항에 있어서, 상기 제2의 도전막 퇴적공정의 후에, 제5의 절연막을 퇴적하여 상기 제5의 절연막을 이방성 에칭함으로써 상기 제2의 도전막이 형성된 상기 제1의 관통공 및 상기 제2의 관통공 내벽에 제3의 사이드 월 절연막을 형성하는 제3의 사이드 월 절연막 형성공정과, 상기 제3의 사이드 월 절연막이 형성된 상기 제1의 관통공 및 상기 제2의 관통공을 매립하는 제4의 도전막을 퇴적하는 제4의 도전막 퇴적공정을 상기 도전막 제거공정 후에, 상기 제3의 사이드 월 절연막을 제거함으호써 상기 제2의 관통공내에 상기 제4의 도전막으로서 되는 제1의 기둥상 도전체를, 상기 제2의 관통공내에 상기 제4의 도전막으로서 되는 제2의 기둥상 도전체를 형성하는 기둥상 도전체 형성공정을 더 가지고, 상기 도전막 제거공정에서는, 상기 제3의 사이드 월 절연막이 표면에 노출하기까지, 상기 제4의 도전막, 상기 제2의 도전막, 상기 제1의 층간절연막을 제거하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  43. 제42항에 있어서, 상기 제1의 층간절연막 형성공정에서는, 상기 제1의 층간절연막을 퇴적한 후, 상기 관통공 형성전에, 상기 제1의 층간절연막의 표면을 연마에 의해서 평탄화하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  44. 제43항에 있어서, 상기 도전막 제거공정에서는, 상기 반도체 기판표면을 연마하고, 상기 제1의 층간절연막상의 상기 제2의 도전막을 제거하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  45. 제44항에 있어서, 상기 제1의 층간절연막 형성공정에서는, 에칭특성이 다른 복수의 절연재료를 적층한 적층막에 의해서 상기 제1의 층간절연막을 형성하고, 상기 절연재료를 한층씩 에칭함으로써 상기 관통공을 개구하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  46. 제41항에 있어서, 상기 제2의 퇴적막 퇴적공정 후에, 상기 제2의 도전막상에 포토레지스트를 도포하고, 상기 제1의 관통공, 상기 제2의 관통공, 또는 상기 제3의 관통공에 매립하는 포토레지스트 도포공정을, 상기 제1의 관통공, 상기 제2의 관통공, 또는 상기 제3의 관통공내에 매립된 상기 포토레지스트를 박리하는 포토레지스트 박리공정을 더 가지고, 상기 도전막공정에서는, 상기 도전막 제거공정 후에, 상기 제1의 관통공, 상기 제2의 관통공, 또는 상기 제3의 관통공내부에 상기 제2의 도전막 및 상기 포토레지스트를 잔존시키도록, 상기 제1의 층간절연막 상의 상기 제2의 도전막 및 상기 포토레지스트를 제거하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  47. 제41항에 있어서, 상기 제2의 도전막 퇴적공정 후에, 상기 제1의 층간절연막과는 에칭특성이 다른 제6의 절연막을 퇴적하고, 상기 제1의 관통공, 상기 제2의 관통공, 또는 상기 제3의 관통공내에 매립하는 절연막퇴적공정을, 상기 도전막 제거공정 후에, 상기 제1의 관통공, 상기 제2의 관통공, 또는 상기 제3의 관통공에 매립된 상기 제6의 절연막을 제거하는 제6의 절연막 제거공정을 더 가지고, 상기 도전막 제거공정에는, 상기 제1의 관통공, 상기 제2의 관통공, 또는 상기 제3의 관통공내부에 상기 제2의 도전막 및 상기 제6의 절연막을 잔존시키도록, 상기 제1의 층간절연막 상의 상기 제2의 도전막 및 상기 제6의 절연막을 제거하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  48. 제47항에 있어서, 상기 제1의 층간절연막은, 그 표면에, 상기 제6을 절연막과 에칭특성이 다른 절연막을 가지는 적층막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
  49. 제41항에 있어서, 상기 제2의 도전막 퇴적공정의 후에, 상기 제1의 층간절연막과 에칭특성이 거의 같은 제6의 절연막을 퇴적하고, 상기 제1의 관통공, 상기 제2의 관통공, 또는 상기 제3의 관통공에 매립하는 절연막퇴적공정을, 상기 도전막 제거공정 후에, 상기 제1의 관통공, 상기 제2의 관통공, 또는 상기 제3의 관통공에 매립된 상기 제6의 절연막 및 상기 제1의 층간절연막을 제거하는 절연막 제거공정을 더 가지고, 상기 도전막제거공정에서는, 상기 제1의 관통공, 상기 제2의 관통공 또는 상기 제3의 관통공부에 상기 제2의 도전막 및 상기 제6의 절연막을 잔존시키도록, 상기 제1의 층간절연막상의 상기 제2의 도전막 및 상기 제6의 절연막을 제거하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  50. 제49항에 있어서, 상기 제1의 층간절연막은, 상기 제6의 절연막은 에칭특성의 다른 절연막상에, 상기 제6의 절연막과 에칭특성이 거의 같은 절연막이 퇴적된 적층막이고, 상기 절연막 제거공정에서는, 상기 제6의 절연막 및 상기 제6의 에칭특선이 거의 같은 절연막을 제거하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  51. 반도체기판상에 제1의 도전막과, 제1의 절연막을 적층하여 퇴적한 후, 상기 제1의 도전막과 상기 제1의 절연막을 패터닝하고, 메모리셀 트랜지스터를 형성하는 제1의 영역에, 상면이 상기 제1의 절연막으로 덮힌 상기 제1의 도전막으로서 되는 제1의 영역에, 상면이 상기 제1의 절연막으로 덮힌 상기 제1의 도전막으로서 되는 제1의 게이트 전극을, 주변회로용 트랜지스터를 형성하는 제2의 영역에, 상면이 상기 제1의 절연막으로서 덮힌 상기 제1의 도전막으로서 되는 제2의 게이트 전극을 형성하는 게이트전극 형성공정과, 상기 게이트전극을 마스크로서 상기 반도체 기판에 불순물을 도입하고, 상기 제1의 영역에 상기 메모리셀 트랜지스터의 소스 확산층 및 드레인 확산층을 형성하고, 상기 제2의 영역에 상기 주변회로용 트랜지스터의 소스 확산층 및 드레인 확산층을 형성하는 확산층 형성공정과, 상기 게이트전극의 측벽에 제1의 사이드 월 절연막을 형성하는 제1이 사이드 월 절연막 형성공정과, 상기 제1의 사이드 월이 형성된 상기 반도체 기판 상에 제1의 층간절연막을 퇴적한 후, 상기 제1의 층간절연막의 표면을 평탄화 하는 층간절연막 형성공정과, 평탄화한 상기 제1의 층간절연막상에, 상기 제1의 층간절연막관는 에칭특성이 다른 제2의 절연막을 형성하는 제2의 절연막 형성공정과 상기 제1의 층간절연막과 제2의 절연막을 패터닝하고, 상기 소스 확산층상에 개구된 제1의 층간절연막과 상기 제2의 절연막을 패터닝하고, 상기 소스 확산층 상에 개구된 제1의 관통공과 상기 드레인 확산층상에 개구된 제2의 관통공과 상기 주변회로용 트랜지스터의 상기 소스 확산층, 상기 드레인 확산층, 또는 상기 제2의 게이트 전극상에 개구하는 제3의 관통공을 형성하는 관통공 형성공정과, 상기 관통공이 개구된 상기 반도체 기판상에 제2의 도전막을 퇴적하는 제2의 도전막 퇴적공정과 상기 제2의 도전막의 표면을, 상기 제2의 절연막이 표면에 노출하기까지 연마하고, 상기 제1의 관통공에 매립된 제1의 매립도 전체와, 상기 제2의 관통공에 매립된 제2의 매립도 전체와, 상기 제3의 관통공에 매립된 제3의 매립도 전체를 형성하는 매립도 전체 형성공정과, 상기 제1의 매립도 전체상에 개구된 제4의 관통공과, 상기 제2의 매립도 전체상에 개구된 제5의 관통공과, 상기 제3의 매립도 전체상에 개구하는 제6의 관통공이 형성된, 제2의 층간절연막을 형성하는 제2의 층간절연막 형성공정과, 상기 제2의 층간절연막이 형성된 상기 반도체 기판상에 제3의 도전막을 퇴적하는 제3의 도전막퇴적공정과, 상기 제4의 관통공과 상기 제5의 관통공과, 상기 제6의 관통공의 내부에 상기 제2의 도전막을 잔존시키도록 상기 제2의 층간절연막상의 상기 제3의 도전막을 제거하고, 사이 제4의 관통공내에 상기 제3의 도전막으로서 되는 캐퍼시터 축적전극과, 상기 제5의 관통공내의 형성된 상기 제3의 도전막으로서 되는 제1의 콘택트용 도전막과, 상기 제6의 관통공내에 형성된 상기 제3의 도전막으로서 되는 제2의 콘택트용 도전막을 형성되는 도전막제거공정을 가지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  52. 제51항에 있어서, 상기 도전막제거공정에서는, 상기 반도체 기판표면을 연마하고, 상기 제2의 층간절연막표면의 상기 제3의 도전막을 제저하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  53. 제52항에 있어서, 상기 제1의 절연막 및 상기 제1의 사이드 월은 상기 관통공을 형성할 때에 에칭스토퍼로서 기능하고, 상기 관통공은, 상기 제1의 절연막 및 상기 제1의 사이드 월 절연막에 자기정합으로 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  54. 반도체 기판상에, 제1의 도전막을 퇴적하고, 패터닝하고, 상기 1의 도전막으로서 되는 게이트전극을 형성하는 게이트전극 형성공정과, 상기 게이트전극을 마스크로서 상기 반도체기판에 불순물을 도입하고, 소스 확산층 및 드레인 확산층을 형성하는 확산층 형성공정과, 상기 소스 확산층상에 개구된 제1의 관통공과 상기 드레인 확산층상에 개구된 제2의 관통공이 형성된 층간절연막을 형성하는 층간절연막 형성공정과 상기 제1의 관통공에서 개구직경이 넓고, 상기 반도체 기판상에 달하지 않은 개구를 상기 제1의 관통공을 둘러싸도록 상기 층간절연막에 형성하는 개구형성공정과, 상기 층간절연막이 형성된 상기 반도체 기판상에 제2의 도전막을 퇴적하는 제2의 도전막 퇴적공정과, 상기 제2의 관통공 및 상기 개구의 내부에 상기 제2의 도전막을 잔존시키는 바와 같이 상기 층간절연막상의 상기 제2의 도전막을 제거하고, 상기 개구내에 형성된 상기 제2의 도전막으로서 되는 캐퍼시터 축적전극과 상기 제2의 관통공내에 형성된 상기 제2의 도전막으로서 되는 제1의 콘택트용 도전막을 형성하는 도전막 제거공정과, 상기 캐퍼시터 축적전극과 상기 제1의 콘택트용 도전막이 형성된 상기 반도체 기판상에, 캐퍼시터 유전체막으로서 되는 절연막과, 캐퍼시터 대향전극으로되는 제3의 도전막을 퇴적한 후, 상기 제3의 도전막을 패터닝하고, 상기 캐퍼시터 대향전극을 형성하는 캐퍼시터 대향전극 형성공정을 가지는 것을 특징으로 하는 반도체 기억장치 제조방법.
  55. 제54항에 있어서, 상기 층간절연막 형성공정의 후에, 제4의 도전막을 퇴적하여 상기 제1의 관통공 및 상기 제2의 관통공을 매립하는 제4의 도전막 퇴적공정을 더 가지고, 상기 개구형성공정에서는, 상기 제1의 관통공내에 매립되는 상기 제4의 도전막으로 되는 기둥상 도전체가, 상기 개구내에 돌출한 상태에서 잔류하도록 상기 개구를 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  56. 제54항에 있어서, 상기 층간절연막 형성공정에 있어서, 상기 제1의 관통공 및 상기 제2의 관통공은 동시에 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  57. 제54항에 있어서, 상기 층간절연막 형성공정에서는, 상기 층간절연막은, 에칭특성이 다른 2층 이상의 절연막으로서 되는 적층막에 의해서 형성하고, 상기 개구형성공정에서는, 상기 개구는, 상기 에칭특성이 다른 계면까지 개구하는 것을 특징으로하는 반도체 기억장치의 제조방법.
  58. 반도체기판 상에, 제1의 도전막을 퇴적하여 패터닝하고, 상기 제1의 도전막으로서 되는 게이트전극을 형성하는 게이트전극 형성공정과, 상기 게이트전극을 마스크로서 상기 반도체기판에 불순물을 도입하고, 소스 확산층 및 드레인 확산층을 형성하는 확산층 형성공정과, 상기 소스 확산층에 개구된 제1의 관통공과, 상기드인 확산층상에 개구된 제2의 관통공이 형성된 층간절연막을 형성하는 층간절연막 형성공정과, 상기 층간절연막이 형성된 상기 반도체 기판상에 제2의 도전막을 퇴적하는 제2의 도전막 퇴적공정과, 상기 제2의 도전막을 패터닝하고, 상기 제1의 관통공을 통하여 상기 드레인 확산층에 접속된 비트선과, 상기 제2의 관통공에 매립된 매립 도전체를 형성하는 제2의 도전막패터닝 공정과, 상기 층간절연막상에, 상기 매립 도전체를 통하여 상기 소스 확산층에 접속된 캐퍼시터 축적전극과, 상기 캐퍼시터 축적전극을 덮는 캐퍼시터 유전체막과 상기 캐퍼시터 유전체막을 덮는 캐퍼시터 대향전극을 가지는 캐퍼시터를 형성하는 캐퍼시터 형성공정을 가지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  59. 제58항에 있어서, 상기 제2의 도전막 퇴적공정 후에 상기 제2의 도전막상의 제1의 절연막을 퇴적하는 제1의 절연막 퇴적공정을 상기 제2의 도전막패터닝 공정 후에, 상기 비트선 측벽에 사이드 월 절연막을 형성하는 사이드 월 절연막 형성공정을 더 가지고, 상기 제2의 도전막 패터닝 공정에서는 상기 제1의 절연막과 상기 제2의 도전막을 동일 패턴으로 가공하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  60. 제58항에 있어서, 상기 제2의 도전막 패터닝 공저의 후에, 상기 매립 도전체상에 개구가 형성된 제2의 절연막을 형성하는 제2의 절연막 형성공정을 더 가지고, 상기 캐퍼시터 형성공정에서는, 상기 캐퍼시터 축적전극을 상기 개구의 측벽과 저부에 선택적으로 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  61. 제54항 내지 제60항 중 어느 한 항에 있어서, 층간절연막 형성공전은, 상기 반도체기판 상에, 층간절연막을 퇴적하는 층간절연막 형성공정과, 상기 층간절연막상에, 상기 제1의 관통공 및 상기 제2의 관통공을 형성할 영역에 개구가 형성되고, 상기 층간절연막은 에칭특성이 다른 에칭스토퍼막을 형성하는 측벽부에, 상기 층간절연막은 에칭 특성이 다른 사이드 월을 형성하는 사이드 월 형성공정과 상기 에칭스토퍼막과 상기 사이드 월을 마스크로서, 상기 제2층간절연막을 에칭하고, 상기 제1의 관통공과, 상기 제2의 관통공이 형성된 상기 층간절연막을 형성하는 관통공 개구공정을 가지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  62. 제54항 내지 제60항 중 한 항에 있어서, 상기 층간절연막 형성공정에서는, 상기 반도체기판 상에 상기 층간절연막을 퇴적한 후, 전사선묘화법을 사용하여, 패터닝 된 포토레지스트를 마스크로서 상기 층간절연막을 에칭하고, 상기 제1의 관통공 및 상기 제2의 관통공을 개구하는 것을 특징으로 하는 반도체 기억장치에 제조방법
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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