KR100356136B1 - 반도체 장치 제조 방법 - Google Patents
반도체 장치 제조 방법 Download PDFInfo
- Publication number
- KR100356136B1 KR100356136B1 KR1019990061039A KR19990061039A KR100356136B1 KR 100356136 B1 KR100356136 B1 KR 100356136B1 KR 1019990061039 A KR1019990061039 A KR 1019990061039A KR 19990061039 A KR19990061039 A KR 19990061039A KR 100356136 B1 KR100356136 B1 KR 100356136B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact
- electrode
- charge storage
- storage electrode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 98
- 238000005389 semiconductor device fabrication Methods 0.000 title 1
- 238000003860 storage Methods 0.000 claims abstract description 107
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 239000003990 capacitor Substances 0.000 claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 210
- 238000005530 etching Methods 0.000 claims description 92
- 239000004020 conductor Substances 0.000 claims description 81
- 239000011229 interlayer Substances 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 24
- 230000004888 barrier function Effects 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 14
- 230000002265 prevention Effects 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 abstract description 14
- 238000007796 conventional method Methods 0.000 abstract description 12
- 238000004321 preservation Methods 0.000 abstract description 3
- 230000000873 masking effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- -1 Tungsten Nitride Chemical class 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 전하 보존 전극 형성용 콘택과 소오스 전극에 형성된 콘택 플러그간의 자기 정렬을 통해 캐패시터의 용량을 증대시키고, 마스크 공정시의 오정렬을 방지할 수 있도록 한 반도체 장치 제조 기법에 관한 것으로, 이를 위하여 본 발명은, 전하 보존 전극 형성용 콘택을 게이트 전극과 비트선에 대해서만 자기 정렬시켜 제조하는 전술한 종래 방법과는 달리, 전하 보존 전극 형성용 콘택을 게이트 전극, 비트선 및 소오스 전극에 형성된 콘택 플러그에 대해 자기 정렬시키는 방식으로 반도체 장치의 메모리 셀을 제조하기 때문에 주어진 단위셀의 면적에서 캐패시터의 전하 보존 전극을 최대화할 수 있어 캐패시터의 용량을 증가시킬 수 있으며, 또한 전하 보존 전극 형성용 콘택을 소오스 전극에 자기 정렬시키기 때문에 마스크 공정시에 발생 가능한 오정렬에 의한 불량을 최대한 억제할 수 있는 것이다.
Description
본 발명은 DRAM, FRAM 등과 같은 반도체 장치를 제조하는 기법에 관한 것으로, 더욱 상세하게는, 적층형 캐패시터 구조를 갖는 반도체 장치를 제조하는 데 적합한 반도체 장치 제조 방법에 관한 것이다.
최근들어, 반도체 장치(예를들면, DRAM, FRAM 등)의 고집적화에 따라 현실적으로 대두되는 가장 큰 문제중의 하나는 캐패시터가 차지하는 기판상의 점유폭(또는 두께)을 보다 효과적으로 줄이는 것이라 할 수 있으며, 이때 캐패시터의 점유폭 억제는 메모리 셀 캐패시터에서의 안정된 정전 용량 확보를 충분히 고려하여야만 한다.
즉, 셀 캐패시터의 정전 용량이 유전체의 면적/유전체의 두께에 비례하므로, 반도체 장치의 고집적화를 위해 유전체의 두께를 줄이는 방법은 누설 전류 발생 등으로 인해 한계가 있다. 따라서, 안정된 정전 용량의 확보를 위해서는, 유전체의면적을 늘려야하는 데, 이러한 점을 고려한 캐패시터 구조로서는 전하 보존 전극을 실린더형으로 형성하여 표면적을 증대시킴으로써 캐패시터의 안정된 정전 용량을 확보하는 기술이 개발되어 있다.
도 1은 적층형 캐패시터 구조를 갖는 반도체 장치의 메모리 셀을 제조하는 데 사용되는 주요 마스크층의 평면도로써, 참조부호 A로 표시된 영역이 종래 방법에 따라 반도체 장치의 메모리 셀을 제조할 때 사용되는 주요 마스크층의 평면도이다.
도 1을 참조하면, 메모리 셀의 제조에 사용되는 주요 마스크층(A)은 액티브 마스크(102), 게이트 전극 마스크(104), 콘택 플러그 마스크(106), 비트선 콘택 마스크(108), 비트선 마스크(110) 및 전하 보존 전극 형성용 콘택 마스크(112)를 포함한다.
상기한 바와같은 여러 가지 종류의 마스크를 이용하여 종래 방법에 따라 반도체 장치의 메모리 셀을 제조하는 과정에 대하여 도 6을 참조하여 설명한다.
도 6a 내지 6d는 종래 방법에 따라 반도체 장치를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도이다.
도 6a를 참조하면, 반도체 기판(600)상의 소정부분에 소자 분리 절연막(602)을 형성하고, 반도체 기판(600)의 상부에 게이트 절연막(604), 게이트 전극용 전도 물질,제 1 중간 절연막(606)을 순차 형성한 후 도 1에 도시된 게이트 전극 마스크(104)를 이용하는 사진 식각 공정을 통해 제 1 중간 절연막(606)과 게이트전극용 전도 물질을 순차 제거하여 반도체 기판(600)의 상부 일부를 노출시킴으로써 게이트 전극(608)을 형성한다.
이어서, 불순물 확산 공정을 수행하여 노출된 반도체 기판(600)의 일부에 소오스/드레인 전극(610, 612)을 형성하고, 반도체 기판(600)의 상부 전면에 걸쳐 제 1 식각 방지막(614)을 형성한 후, 제 1 식각 방지막(614)의 상부 전면에 걸쳐 제 1 층간 절연막(616)을 평탄하게 형성한다.
다음에, 콘택 마스크를 이용하는 식각 공정을 수행하여 후속하는 공정을 통해 형성되는 적층형 캐패시터가 연결될 드레인 전극(612)과 비트선이 연결될 소오스 전극(610)에 콘택을 형성, 즉 콘택 마스크와 제 1 식각 방지막(614)을 식각장벽으로 하여 제 1 층간 절연막(616)을 식각한 후 제 1 식각 방지막(614)을 식각함으로써 소오스/드레인 전극(610, 612)의 상부를 노출시키는 콘택을 형성하고, 이 형성된 콘택을 전도 물질로 매립한 다음 에치백하여 잔류하는 제 1 층간 절연막(616)의 상부를 노출시킴으로써 제 1 콘택 플러그(618)를 형성한다.
다시 도 6b를 참조하면, 제 1 콘택 플러그(618)가 형성된 반도체 기판(600)의 상부 전면에 걸쳐 제 2 층간 절연막(620)을 형성하고, 식각 공정을 수행하여 제 2 층간 절연막(620)의 상부 일부를 제거하여 비트선이 연결될 소오스 전극(610)상의 제 1 콘택 플러그(618)의 상부를 노출시킴으로써 콘택을 형성하며, 형성된 콘택을 통해 제 1 콘택 플러그(618)와 연결되는 비트선용 전도 물질(622)을 형성한 후, 비트선용 전도 물질(622)의 상부에 제 2 중간 절연막(624)을 형성한다.
이어서, 식각 공정을 통해 제 2 중간 절연막(624), 비트선용 전도물질(622), 제 2 층간 절연막(620)을 순차 제거하여 소오스/드레인 전극(610, 612)의 상부 일부를 노출시킨 후 제 2 식각 방지막(626)을 형성하고, 제 2 식각 방지막(626)의 상부 전면에 걸쳐 제 3 층간 절연막(628) 및 제 3 식각 방지막(630)을 평탄하게 순차 형성함으로써, 도 6c에 도시된 바와같은 메모리 셀의 단면을 완성한다.
다음에, 제 3 식각 방지막(630)의 상부 전면에 걸쳐 상대적으로 후막인 희생막(634)을 형성하고, 전하 보존 전극 형성용 콘택 마스크를 이용하는 식각 공정을 수행하여 드레인 전극(612)상의 희생막(634), 제 3 식각 방지막(630), 제 3 층간 절연막(628), 제 2 식각 방지막(626)을 순차 제거하여 드레인 전극(612)상에 형성된 제 1 콘택 플러그(618)의 상부를 노출시킴으로써 전하 보존 전극용 콘택을 형성하며, 이 형성된 전하 보존 전극용 콘택의 일부를 매립하는 형태로 전하 보존 전극용 전도 물질(636)을 형성한다.
상술한 바와같은 종래 방법에 따라 반도체 장치의 메모리 셀을 제조하는 경우, 전하 보존 전극 형성용 콘택이 게이트 전극과 비트선에 대해서는 자기 정렬이 되지만 소오스 전극에 형성된 콘택 플러그에 대해서는 자기 정렬이 되지 않는다. 즉, 종래 방법에서는 전하 보존 전극 형성용 콘택이 콘택 플러그에 대해 자기 정렬되지 되지 않아 전하 보존 전극 형성시에 콘택 플러그와 일정 간격 이격시켜 형성하게 된다.
따라서, 상술한 종래 방법에 따라 반도체 장치를 제조하는 경우 전하 보존 전극 형성용 콘택이 게이트 전극과 비트선에는 자기 정렬되나 소오스 전극에 형성된 콘택 플러그에는 자기 정렬되지 않아 전하 보존 전극 형성용 콘택이 콘택 플러그에 일정 간격 만큼 이격되어 형성되기 때문에 캐패시터의 용량이 감소하게 된다는 문제가 있다.
또한, 종래 방법의 경우 전하 보존 전극 형성용 콘택이 소오스 전극에 형성된 콘택 플러그에 자기 정렬되지 않기 때문에 마스크 공정시에 오정렬에 의한 불량 발생이 야기된다는 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 전하 보존 전극 형성용 콘택과 소오스 전극에 형성된 콘택 플러그간의 자기 정렬을 통해 캐패시터의 용량을 증대시키고, 마스크 공정시의 오정렬을 방지할 수 있는 반도체 장치 제조 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 일 형태에 따른 본 발명은,게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀을 포함하는 반도체 장치를 제조하는 방법에 있어서, 상기 드레인 전극에 전기적으로 연결되는 제 1 콘택 플러그상에 제 1 층간 절연막을 형성하는 제 1 단계; 식각 공정을 통해 비트선이 연결되는 소오스 전극상의 상기 제 1 콘택 플러그에 콘택을 형성하는 제 2 단계; 상기 콘택이 형성된 전체 구조상에 비트선용 전도 물질 및 제 1 중간 절연막을 순차 형성하는 제 3 단계; 식각 공정을 통해 상기 제 1 중간 절연막, 비트선용 전도 물질 및 제 1 층간 절연막을 순차 제거하여 상기 드레인 전극상에 형성된 제 1 콘택 플러그의 상부 일부를 노출시키는 제 4 단계; 상기 노출된 제 1 콘택 플러그의 상부 및 잔류하는 상기 제 1 중간 절연막의 상부에 소정 두께의 제 1 식각 방지막을 형성하고, 상기 제 1 식각 방지막의 상부에 제 2 층간 절연막을 평탄하게 형성하며, 제 2 식각 방지막을 순차 형성하는 제 5 단계; 콘택 마스크를 이용하는 식각 공정을 통해 상기 드레인 전극상에 형성된 상기 제 1 콘택 플러그에 콘택을 형성하는 제 6 단계; 상기 형성된 콘택을 전도 물질로 매립한 다음 에치백하여 상기 제 1 콘택 플러그에 연결되는 제 2 콘택 플러그를 형성하는 제 7 단계; 상기 제 2 콘택 플러그가 형성된 전체 구조상에 상대적으로 두꺼운 제 1 희생막을 형성하는 제 8 단계; 전하 보존 전극 형성용 콘택 마스크를 이용하는 식각 공정을 통해 상기 제 1 희생막의 일부를 제거함으로써, 상기 제 2 콘택 플러그의 상부를 노출시키는 전하 보존 전극용 콘택을 형성하고, 이 형성된 전하 보존 전극용 콘택에 전도 물질을 증착하여 전하 보존 전극을 형성하는 제 9 단계; 상기 전하 보존 전극상에 소정 두께의 캐패시터 유전체막을 형성하는 제 10 단계; 및 상기 캐패시터 유전체막상에 플레이트 전극용 전도 물질을 증착하여 플레이트 전극을 형성하는 제 11 단계로 이루어진 반도체 장치 제조 방법을 제공한다.상기 목적을 달성하기 위한 다른 형태에 따른 본 발명은, 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀을 포함하는 반도체 장치를 제조하는 방법에 있어서, 상기 드레인 전극에 전기적으로 연결되는 제 1 콘택 플러그상에 제 1 층간 절연막을 형성하는 제 1 단계; 식각 공정을 통해 비트선이 연결되는 소오스 전극상의 상기 제 1 콘택 플러그에 콘택을 형성하는 제 2 단계; 상기 콘택이 형성된 전체 구조상에 비트선용 전도 물질 및 제 1 중간 절연막을 순차 형성하는 제 3 단계; 식각 공정을 통해 상기 제 1 중간 절연막, 비트선용 전도 물질 및 제 1 층간 절연막을 순차 제거하여 상기 드레인 전극상에 형성된 상기 제 1 콘택 플러그의 상부 일부를 노출시키는 제 4 단계; 상기 노출된 제 1 콘택 플러그의 상부 및 잔류하는 상기 제 1 중간 절연막의 상부에 소정 두께의 제 1 식각 방지막을 형성하고, 상기 제 1 식각 방지막의 상부에 제 2 층간 절연막을 평탄하게 순차 형성하는 제 5 단계; 콘택 마스크를 이용하는 식각 공정을 통해 상기 제 2 층간 절연막 및 제 1 식각 방지막을 순차 제거하여 상기 드레인 전극상에 형성된 상기 제 1 콘택 플러그에 콘택을 형성하는 제 6 단계; 상기 형성된 콘택을 전도 물질로 매립한 다음 에치백하여 상기 제 2 콘택 플러그를 형성하는 제 7 단계; 상기 제 2 콘택 플러그가 형성된 구조의 전면에 제 2 식각 방지막을 형성하는 제 8 단계; 상기 제 2 콘택 플러그가 형성된 전체 구조상에 상대적으로 두꺼운 제 1 희생막을 형성하는 제 9 단계; 전하 보존 전극 형성용 콘택 마스크를 이용하는 식각 공정을 통해 상기 제 1 희생막의 일부를 제거함으로써, 상기 제 2 콘택 플러그의 상부를 노출시키는 전하 보존 전극용 콘택을 형성하고, 이 형성된 전하 보존 전극용 콘택에 전도 물질을 증착하여 전하 보존 전극을 형성하는 제 10 단계; 상기 전하 보존 전극상에 소정 두께의 캐패시터 유전체막을 형성하는 제 11 단계; 및 상기 캐패시터 유전체막상에 플레이트 전극용 전도 물질을 증착하여 플레이트 전극을 형성하는 제 12 단계로 이루어진 반도체 장치 제조 방법을 제공한다.상기 목적을 달성하기 위한 또다른 형태에 따른 본 발명은, 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀을 포함하는 반도체 장치를 제조하는 방법에 있어서, 상기 트랜지스터가 형성된 기판의 상부에 제 1 층간 절연막을 형성하고, 상기 소오스 전극에 연결된 제 1 콘택 플러그상에 콘택을 형성하며, 비트선용 전도 물질 및 제 1 중간 절연막을 순차 형성하는 제 1 단계; 비트선 마스크를 이용하는 식각 공정을 통해 상기 제 1 중간 절연막, 비트선용 전도 물질 및 제 1 층간 절연막을 식각하여 비트선을 형성하는 제 2 단계; 상기 형성된 구조 전체 상부에 소정 두께의 제 1 식각 방지막을 형성하는 제 3 단계; 상기 제 1 식각 방지막 상부에 제 2 층간 절연막을 평탄하게 형성하고, 상기 드레인 전극에 연결된 제 1 콘택 플러그의 상부에 있는 상기 제 2 층간 절연막의 상부가 노출되도록 패터닝된 제 2 식각 방지막을 형성하는 제 4 단계; 상기 제 2 식각 방지막 및 노출된 제 2 층간 절연막의 상부 전면에 후막의 제 1 희생막을 형성하는 제 5 단계; 전하 보존 전극 형성용 콘택 마스크, 제 2 식각 방지막 및 제 1 식각 방지막을 식각 장벽으로 이용하는 식각 공정을 통해 제 1 콘택 플러그상에 형성된 제 1 희생막과 제 2 층간 절연막을 식각하고, 제 2 식각 방지막과 제 1 식각 방지막을 식각하여 상기 제 1 콘택 플러그의 상부를 노출시키는 전하 보존 전극 형성용 콘택을 형성하는 제 6 단계; 전하 보존 전극 형성용 콘택이 형성된 전체 구조상에 전하 보존 전극용 전도 물질을 일정 두께로 형성하고, 잔류하는 전하 보존 전극 형성용 콘택을 완전히 매립하는 형태로 전체 구조상에 제 2 희생막을 평탄하게 형성하게 형성하는 제 7 단계; 식각 공정을 통해 상기 제 1 및 제 2 희생막과 제 1 희생막상의 상기 전하 보존 전극용 전도 물질을 식각함으로써 전하 보존 전극을 형성하는 제 8 단계; 및 상기 전하 보존 전극상에 소정 두께의 캐패시터 유전체막을 형성하고, 상기 캐패시터 유전체막상에 플레이트 전극용 전도 물질을 증착하여 플레이트 전극을 형성하는 제 9 단계로 이루어진 반도체 장치 제조 방법을 제공한다.
상기 목적을 달성하기 위한 또다른 형태에 따른 본 발명은, 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀을 포함하는 반도체 장치를 제조하는 방법에 있어서, 상기 트랜지스터가 형성된 기판의 상부에 제 1 층간 절연막을 형성하고, 상기 소오스 전극에 연결된 제 1 콘택 플러그상에 콘택을 형성하며, 비트선용 전도 물질 및 제 1 중간 절연막을 순차 형성하는 제 1 단계; 비트선 마스크를 이용하는 식각 공정을 통해 상기 제 1 중간 절연막, 비트선용 전도 물질 및 제 1 층간 절연막을 식각하여 비트선을 형성하는 제 2 단계; 상기 형성된 구조 전체 상부에 소정 두께의 제 1 식각 방지막을 형성하는 제 3 단계; 상기 제 1 식각 방지막 상부에 제 2 층간 절연막을 평탄하게 형성하고, 상기 드레인 전극에 연결된 제 1 콘택 플러그의 상부에 있는 상기 제 2 층간 절연막의 상부가 노출되도록 패터닝된 제 2 식각 방지막을 형성하는 제 4 단계; 상기 제 2 식각 방지막 및 노출된 제 2 층간 절연막의 상부 전면에 후막의 제 1 희생막을형성하는 제 5 단계; 전하 보존 전극 형성용 콘택 마스크, 제 2 식각 방지막 및 제 1 식각 방지막을 식각 장벽으로 이용하는 식각 공정을 통해 제 1 콘택 플러그상에 형성된 제 1 희생막과 제 2 층간 절연막을 식각하고, 제 2 식각 방지막과 제 1 식각 방지막을 식각하여 상기 제 1 콘택 플러그의 상부를 노출시키는 전하 보존 전극 형성용 콘택을 형성하는 제 6 단계; 상기 전하 보존 전극 형성용 콘택을 매립하는 형태로 전하 보존 전극용 전도 물질을 형성하는 제 7 단계; 상기 제 1 희생막의 상부에 있는 상기 전하 보존 전극용 전도 물질 및 상기 제 1 희생막을 순차 식각하여 전하 보존 전극을 형성하는 제 8 단계; 및 상기 전하 보존 전극상에 소정 두께의 캐패시터 유전체막을 형성하고, 상기 캐패시터 유전체막상에 플레이트 전극용 전도 물질을 증착하여 플레이트 전극을 형성하는 제 9 단계로 이루어진 반도체 장치 제조 방법을 제공한다.
도 1은 적층형 캐패시터 구조를 갖는 반도체 장치의 메모리 셀을 제조하는 데 사용되는 주요 마스크층의 평면도,
도 2a 내지 2i는 본 발명의 제 1 실시예에 따라 반도체 장치를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도,
도 3a 및 3b는 본 발명에 따른 제 1 실시예의 변형 실시예에 따라 반도체 장치를 제조할 때 달라지는 주요 제조 공정만을 도시한 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도,
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따라 반도체 장치를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도,
도 5a 및 5b는 본 발명에 따른 제 2 실시예의 변형 실시예에 따라 반도체 장치를 제조할 때 달라지는 주요 제조 공정만을 도시한 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도,
도 6a 내지 6d는 종래 방법에 따라 반도체 장치를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도.
＜도면의 주요부분에 대한 부호의 설명＞
200, 300, 400, 500 : 반도체 기판
202, 302, 402, 502 : 소자 분리 절연막
204, 304, 404, 504: 게이트 절연막
206, 306, 406, 506 : 제 1 중간 절연막
208, 308, 408, 508 : 게이트 전극
210, 310, 410,510 : 소오스 전극
212, 312, 412, : 드레인 전극
214, 314, 414 514 : 제 1 식각 방지막
216, 316, 416, 516 : 제 1 층간 절연막
218, 318, 418, 518 : 제 1 콘택 플러그
220, 320, 420, 520 : 제 2 층간 절연막
222, 322, 422, 522 : 비트선용 전도 물질
222a, 322a, 422a, 522a : 비트선
224, 324, 424, 524 : 제 2 중간 절연막
226, 326, 426, 526 : 제 2 식각 방지막
228, 328, 428, 528 : 제 3 층간 절연막
230, 330, 430, 530 : 제 3 식각 방지막
232, 332 : 제 2 콘택 플러그
234, 334, 434, 534 : 제 1 희생막
236, 336, 436, 536 : 전하 보존 전극용 전도 물질
238, 438 : 제 2 희생막
236a, 336a, 436a, 536a : 전하 보존 전극
240, 340, 540 : 캐패시터 유전체막
242, 342, 542 : 플레이트 전극
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
먼저, 본 발명의 핵심 기술요지는, 전하 보존 전극 형성용 콘택을 게이트 전극과 비트선에 대해서만 자기 정렬시켜 제조하는 전술한 종래 방법과는 달리, 전하 보존 전극 형성용 콘택을 게이트 전극, 비트선 및 소오스 전극에 형성된 콘택 플러그에 대해 자기 정렬시키는 방식으로 반도체 장치를 제조한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
즉, 도 1은 적층형 캐패시터 구조를 갖는 반도체 장치의 메모리 셀을 제조하는 데 사용되는 주요 마스크층의 평면도를 나타내는 데, 도 1에서 참조부호 B로 표시된 바와같이, 본 발명의 제조 방법에 사용되는 전하 보존 전극 형성용 콘택 마스크(112a)는 게이트 전극 및 비트선 뿐만 아니라 소오스 전극에 형성되는 콘택 플러그에도 자기 정렬되는 구조를 가지며, 그 이외의 다른 마스크들은 실질적으로 동일한 구조를 갖는다.
다음에, 상술한 바와같은 구조를 갖는 마스크층을 이용하여 본 발명에 따라 반도체 장치를 제조하는 과정에 대하여 설명한다.
[실시예 1]
도 2a 내지 2i는 본 발명의 제 1 실시예에 따라 반도체 장치를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도이다.
도 2a를 참조하면, 반도체 기판(200)상의 소정부분에 소자 분리 절연막(202)을 형성하고, 반도체 기판(200)의 상부에 게이트 절연막(204), 게이트 전극용 전도 물질,제 1 중간 절연막(206)을 순차 형성한 후 도 1에 도시된 게이트 전극 마스크(104)를 이용하는 사진 식각 공정을 통해 제 1 중간 절연막(206)과 게이트 전극용 전도 물질을 순차 제거하여 반도체 기판(200)의 상부 일부를 노출시킴으로써 게이트 전극(208)을 형성하며, 불순물 확산 공정을 수행하여 노출된 반도체 기판(200)의 일부에 소오스/드레인 전극(210, 212)을 형성하고, 반도체 기판(200)의 상부 전면에 걸쳐 제 1 식각 방지막(214)을 형성한 후, 제 1 식각 방지막(214)의 상부 전면에 걸쳐 제 1 층간 절연막(216)을 평탄하게 형성한다. 즉, 상술한 바와같은 공정들을 통해 게이트 전극(208), 소오스/드레인 전극(210, 212)을 포함하는 트랜지스터를 완성한다.
이어서, 콘택 마스크를 이용하는 식각 공정을 수행하여 후속하는 공정을 통해 형성되는 적층형 캐패시터가 연결될 드레인 전극(212)과 비트선이 연결될 소오스 전극(210)에 콘택을 형성, 즉 콘택 마스크와 제 1 식각 방지막(214)을 식각장벽으로 하여 제 1 층간 절연막(216)을 식각한 후 제 1 식각 방지막(214)을 식각함으로써 소오스/드레인 전극(210, 212)의 상부를 노출시키는 콘택을 형성하고, 이 형성된 콘택을 전도 물질로 매립한 다음 에치백하여 잔류하는 제 1 층간 절연막(216)의 상부를 노출시킴으로써 제 1 콘택 플러그(218)를 형성한다.
여기에서, 제 1 중간 절연막(206)으로는 산화막 또는 질화막을 사용할 수 있고, 제 1 식각 방지막(214)과 제 1 층간 절연막(216)으로는 각각 질화막과 산화막을 사용하는 것이 바람직하며, 또한 제 1 층간 절연막(216)의 평탄화는 절연막을 두껍게 증착한 후 CMP 공정을 수행하여 실현할 수 있다.
도 2b를 참조하면, 제 1 콘택 플러그(218)가 형성된 반도체 기판(200)의 상부 전면에 걸쳐 제 2 층간 절연막(220)을 형성하고, 식각 공정을 수행하여 제 2 층간 절연막(220)의 상부 일부를 제거하여 비트선이 연결될 소오스 전극(210)상의 제 1 콘택 플러그(218)의 상부를 노출시킴으로써 콘택을 형성하며, 형성된 콘택을 통해 제 1 콘택 플러그(218)와 연결되는 비트선용 전도 물질(222)을 형성한 후, 비트선용 전도 물질(222)의 상부에 제 2 중간 절연막(224)을 형성한다.
다음에, 식각 공정을 통해 제 2 중간 절연막(224), 비트선용 전도물질(222), 제 2 층간 절연막(220)을 순차 제거하여 소오스/드레인 전극(210, 212)상에 형성된 콘택 플러그(218)의 상부 일부를 노출시킨 후 제 2 식각 방지막(226)을 형성하고, 제 2 식각 방지막(226)의 상부 전면에 걸쳐 제 3 층간 절연막(228)을 평탄하게 형성함으로써, 도 2c에 도시된 바와같은 메모리 셀의 단면을 완성한다. 상기에서 제 2 층간 절연막(220)을 완전히 식각하지 않고 일정 두께만을 식각하여 제 1 콘택 플러그(218)상에 제 2 층간 절연막(220)이 얇게 남도록 할 수도 있다.
여기에서, 제 2 식각 방지막(226)과 제 3 층간 절연막(228)으로는 각각 질화막과 산화막을 사용할 수 있으며, 제 3 층간 절연막(228)의 평탄화는 절연막을 두껍게 증착한 후 CMP 공정을 수행하여 실현할 수 있다.
이어서, 반도체 기판(200)의 전체 구조상에 제 3 식각 방지막(230)을 형성한 다음, 콘택 마스크를 이용하는 식각 공정을 수행하여 후속하는 공정을 통해 형성되는 적층형 캐패시터가 연결될 드레인 전극(212)상에 형성된 제 1 콘택 플러그에 콘택을 형성, 즉 콘택 마스크를 식각 장벽으로 하여 제 3 식각 방지막(230)을 식각하고, 콘택 마스크와 제 2 식각 방지막(226)을 식각 장벽으로 하여 제 3 층간 절연막(228)을 식각한 후 제 2 식각 방지막(226)을 식각함으로써, 드레인 전극(212)상의 제 1 콘택 플러그(218)의 상부를 노출시키는 콘택을 형성하고, 이 형성된 콘택을 전도 물질로 매립한 다음 에치백하여 잔류하는 제 3 식각 방지막(230)의 상부를 노출시킴으로써, 도 2d에 도시된 바와같이, 드레인 전극(212)상의 제 1 콘택 플러그(218)에 연결되는 제 2 콘택 플러그(232)를 형성한다.
한편, 본 실시예에 따른 제조 방법은 상기와는 달리, 도 2e에 도시된 바와같이, 제 3 식각 방지막(230)을 형성하지 않고, 먼저 제 2 콘택 플러그(232)를 형성한 후에 제 2 콘택 플러그(232)의 상부 전면에 제 3 식각 방지막(230)을 형성할 수도 있으며, 이와같이 제 2 콘택 플러그(232)의 형성과 제 3 식각 방지막(230)의 형성에 대한 순서를 바꾸더라도 실질적으로 동일한 결과를 얻을 수 있다.
다시 도 2f를 참조하면, 제 2 콘택 플러그(232)가 형성된 반도체 기판의 상부 전면에 제 1 희생막(234)을 두껍게 형성하고, 도 1에 도시된 전하 보존 전극 형성용 콘택 마스크(112a)를 이용하는 사진 식각 공정을 수행하여 제 1 희생막(234)을 임의의 패턴으로 식각하여 드레인 전극(212)에 전기적으로 연결된 제 2 콘택 플러그(232)상에 전하 보존 전극 형성용 콘택을 형성한 후, 콘택이 형성된 전체 구조상에 전하 보존 전극용 전도 물질(236)을 일정 두께 형성하며, 그 상부에 제 2 희생막(238)을 평탄하게 형성한다.
이어서, 평탄하게 형성된 제 2 희생막(238)을 에치백 공정으로 제거하여 전하 보존 전극용 전도 물질(236)의 상부를 노출시키고, 제 1 희생막(234)의 상부에 있는 전하 보존 전극용 전도 물질(236)을 에치백한 후, 제 3 식각 방지막(230)을 식각 장벽으로 하는 식각 공정을 통해 제 1 희생막(234)과 제 2 희생막(238)을 제거함으로써, 도 2g에 도시된 바와같이, 실린더 형태의 전하 보존 전극(236a)을 형성한다. 도 2g의 우측 상단에 도시된 평면도는 전하 보존 전극(236a)의 평면도이다.
한편, 본 실시예에 따른 제조 방법은 상기와는 달리, 도 2h에 도시된 바와같이, 전하 보존 전극용 전도 물질(236)의 상부에 제 2 희생막(238)을 형성하지 않고, 제 1 희생막(234) 상부의 전하 보존 전극용 전도 물질(236)을 에치백한 후, 제 3 식각 방지막(230)을 식각 장벽으로 하는 식각 공정을 통해 제 1 희생막(234)을 제거함으로써, 실린더 형태의 전하 보존 전극(236a)을 형성할 수도 있다.
도 2i를 참조하면, 실린더 형태의 전하 보존 전극(236a)이 형성된 반도체 기판의 상부 전면에 걸쳐 일정 두께의 캐패시터 유전체막(240)을 형성하고, 캐패시터 유전체막(240)의 상부 전면에 걸쳐 전도 물질을 증착하여 플레이트 전극(242)을 형성함으로써, 적층형 캐패시터 구조를 갖는 반도체 장치의 메모리 셀을 완성한다.
여기에서, 본 실시예의 제조 방법에 따라 제조되는 반도체 장치가 DRAM 인 경우, 전하 보존 전극용 전도 물질과 플레이트 전극용 전도 물질로는 실리콘막을 사용할 수 있으며, 이 경우 캐패시터 유전체막을 형성하기 전에 전하 보존 전극의 표면을 HSG(Hemi Spherical Grain)로 형성할 수 있다. 또한, 전하 보존 전극용 전도 물질과 플레이트 전극용 전도 물질로는 각각 WN(Tungsten Nitride)과 TiN(Titanium Nitride) 등을 사용할 수도 있다.
또한, 본 실시예의 제조 방법에 따라 제조되는 반도체 장치가 강유전체를 캐패시터 유전체막으로 사용하는 FRAM 인 경우, 전하 보존 전극과 플레이트 전극으로 Pt(platinum) 등을 사용할 수 있다.
이상 설명한 바와같이 본 실시예에 따르면, 전하 보존 전극 형성용 콘택을 게이트 전극과 비트선에 대해서만 자기 정렬시켜 제조하는 전술한 종래 방법과는달리, 전하 보존 전극 형성용 콘택을 게이트 전극, 비트선 및 소오스 전극에 형성된 콘택 플러그에 대해 자기 정렬시키는 방식으로 반도체 장치의 메모리 셀을 제조하기 때문에 주어진 단위셀의 면적에서 캐패시터의 전하 보존 전극을 최대화할 수 있어 캐패시터의 용량을 증가시킬 수 있으며, 또한 전하 보존 전극 형성용 콘택을 소오스 전극에 자기 정렬시키기 때문에 마스크 공정시에 발생 가능한 오정렬에 의한 불량을 최대한 억제할 수 있다.
도 3a 및 3b는 본 발명에 따른 제 1 실시예의 변형 실시예에 따라 반도체 장치를 제조할 때 달라지는 주요 제조 공정만을 도시한 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도이다.
본 변형 실시예에 따라 반도체 장치를 제조하는 방법은, 게이트 전극(308), 소오스/드레인 전극(310, 312)을 포함하는 트랜지스터를 형성하고, 트랜지스터의 상부에 제 2 콘택 플러그(332)를 형성하는 과정, 즉 도 2d에 도시된 바와같은 구조를 형성하는 과정까지는 상술한 제 1 실시예에서의 각 과정들과 실질적으로 동일하다.
따라서, 도 3a를 참조하면, 도 2d에 도시된 바와같이, 제 2 콘택 플러그(332)가 형성된 상태에서, 전체 구조의 상부에 제 1 희생막(334)을 두껍게 형성하고, 전하 보존 전극 형성용 콘택 마스크를 이용하는 사진 식각 공정을 통해 제 1 희생막(334)을 임의의 패턴으로 식각하여 제 2 콘택 플러그(332)의 상부를 노출시킴으로써, 드레인 전극(312)에 전기적으로 연결되는 제 2 콘택 플러그(332)상에 전하 보존 전극 형성용 콘택을 형성하며, 전하 보존 전극 형성용 콘택을 완전히매립하는 형태로 전체 구조상에 전하 보존 전극용 전도 물질(336)을 평탄하게 형성한다.
이어서, 제 1 희생막(334)의 상부에 있는 전하 보존 전극용 전도 물질(336)을 에치백한 후 제 3 식각 방지막(330)을 식각 장벽으로 하는 식각 공정을 통해 제 1 희생막을 제거함으로써, 제 2 콘택 플러그(332)에 연결되는 전하 보존 전극(336a)을 형성한다.
다음에, 전하 보존 전극(336a)이 형성된 반도체 기판의 상부 전면에 걸쳐 일정 두께의 캐패시터 유전체막(340)을 형성하며, 캐패시터 유전체막(340)의 상부 전면에 걸쳐 전도 물질을 증착하여 플레이트 전극(342)을 형성함으로써, 도 3b에 도시된 바와 같이, 적층형 캐패시터 구조를 갖는 반도체 장치의 메모리 셀을 완성한다.
따라서, 본 변형 실시예에 따른 제조 방법은, 상술한 제 1 실시예에서와 마찬가지로, 전하 보존 전극 형성용 콘택을 게이트 전극, 비트선 및 소오스 전극에 형성된 콘택 플러그에 대해 자기 정렬시키는 방식으로 반도체 장치의 메모리 셀을 제조하기 때문에 상술한 제 1 실시예에서와 실질적으로 동일한 효과를 얻을 수 있다.
[실시예 2]
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따라 반도체 장치를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도이다.
본 실시예에 따라 반도체 장치를 제조하는 방법은, 게이트 전극(408), 소오스/드레인 전극(410, 412)을 포함하는 트랜지스터를 형성하고, 제 1 콘택 플러그(418)의 상부가 노출되는 콘택을 형성하며, 이 형성된 콘택에 제 3 층간 절연막(428)을 매립하는 형태로 형성하는 과정, 즉 도 2c에 도시된 바와같은 구조를 형성하는 과정까지는 상술한 제 1 실시예에서의 각 과정들과 실질적으로 동일하다.
따라서, 도 4a를 참조하면, 도 2c에 도시된 바와같이, 콘택을 매립하는 형태로 제 3 층간 절연막(428)을 평탄하게 형성한 상태에서, 전체 구조의 상부(즉, 제 3 층간 절연막의 상부)에 제 3 식각 방지막(430)을 형성한 후, 식각 공정을 통해 캐패시터가 연결되는 드레인 전극(412)상에 형성된 제 1 콘택 플러그(418)의 상부에 형성된 제 3 식각 방지막(430)을 제거, 즉 제 3 식각 방지막(430)을 패터닝하고, 이어서 패터닝된 제 3 식각 방지막(430) 및 노출된 제 3 층간 절연막(428)의 상부 전면에 걸쳐 제 1 희생막(434)을 두껍게 형성한다.
다음에, 전하 보존 전극 형성용 콘택 마스크, 제 3 식각 방지막(430) 및 제 2 식각 방지막(426)을 식각 장벽으로 하는 식각 공정을 통해 제 1 콘택 플러그(418)상에 형성된 제 1 희생막(434)과 제 3 층간 절연막(428)을 제거하고, 제 3 식각 방지막(430)과 제 2 식각 방지막(426)을 식각함으로써, 캐패시터가 연결되는 드레인 전극(412)에 형성된 제 1 콘택 플러그(418)가 노출되는 전하 보존 전극 형성용 콘택을 형성한다.
이어서, 도 4b에 도시된 바와같이, 전하 보존 전극 형성용 콘택이 형성된 전체 구조상에 전하 보존 전극용 전도 물질을 일정 두께로 형성한 후, 잔류하는 전하 보존 전극 형성용 콘택을 완전히 매립하는 형태로 전체 구조상에 제 2 희생막(438)을 평탄하게 형성한다. 여기에서, 제 1 및 제 2 희생막(434, 438)으로는 산화막을 사용할 수 있다.
도 4c를 참조하면, 평탄하게 형성된 제 2 희생막(438)을 에치백 공정으로 제거하여 전하 보존 전극용 전도 물질(436)의 상부를 노출시키고, 제 1 희생막(434)의 상부에 있는 전하 보존 전극용 전도 물질(436)을 에치백한 후, 제 3 식각 방지막(430)을 식각 장벽으로 하는 식각 공정을 통해 제 1 희생막(434)과 제 2 희생막(438)을 제거함으로써, 실린더 형태의 전하 보존 전극(436a)을 형성한다.
이후, 전하 보존 전극(436a)이 형성된 전체 구조상에 캐패시터 유전체막 및 플레이트 전극을 형성하는 과정은 전술한 제 1 실시예에서와 실질적으로 동일하므로 불필요한 중복 기재를 피하기 위하여 여기에서의 설명은 생략한다.
따라서, 본 실시예에 따른 제조 방법은, 전술한 제 1 실시예에서와 마찬가지로, 전하 보존 전극 형성용 콘택을 게이트 전극, 비트선 및 소오스 전극에 형성된 콘택 플러그에 대해 자기 정렬시키는 방식으로 반도체 장치의 메모리 셀을 제조하기 때문에 상술한 제 1 실시예에서와 실질적으로 동일한 효과를 얻을 수 있다.
도 5a 및 5b는 본 발명에 따른 제 2 실시예의 변형 실시예에 따라 반도체 장치를 제조할 때 달라지는 주요 제조 공정만을 도시한 단면도로써, 좌측으로부터 차례로 도 1에서 a-a', X-X'선을 따라 취한 절단면도이다.
본 변형 실시예에 따라 반도체 장치를 제조하는 방법은, 도 4a에 도시된 바와같은 구조를 형성하는 과정까지는 상술한 제 2 실시예에서의 과정들과 실질적으로 동일하다. 따라서, 하기에서는 불필요한 중복 기재를 피하기 위하여 그 이후의과정들에 대하여 설명한다.
도 5a를 참조하면, 제 3 층간 절연막(528)상에 패터닝된 제 3 식각 방지막(530) 및 제 1 희생막(534)가 순차 형성된 상태에서, 전하 보존 전극 형성용 콘택 마스크, 제 3 식각 방지막(530) 및 제 2 식각 방지막(526)을 식각 장벽으로 하는 식각 공정을 통해 제 1 콘택 플러그(518)상에 형성된 제 1 희생막(534)과 제 3 층간 절연막(528)을 제거하고, 제 3 식각 방지막(530)과 제 2 식각 방지막(526)을 식각함으로써, 캐패시터가 연결되는 드레인 전극(512)에 형성된 제 1 콘택 플러그(518)가 노출되는 전하 보존 전극 형성용 콘택을 형성한다. 여기에서, 제 1 희생막(534)으로는 산화막을 사용할 수 있다.
이어서, 형성된 전하 보존 전극 형성용 콘택이 완전히 매립되는 형태로 전체 구조상에 전하 보존 전극용 전도 물질(536)을 형성한다.
도 5b를 참조하면, 제 1 희생막(534)의 상부에 형성된 전하 보존 전극용 전도 물질(536)을 에치백한 후, 제 3 식각 방지막(530)을 식각 장벽으로 하는 식각 공정을 통해 제 1 희생막(534)을 제거함으로써, 제 1 콘택 플러그(518)에 전기적으로 연결되는 전하 보존 전극(536a)을 형성한다.
이후, 전하 보존 전극(536a)이 형성된 전체 구조상에 캐패시터 유전체막 및 플레이트 전극을 형성하는 과정은 상술한 제 2 실시예에서와 실질적으로 동일하므로 불필요한 중복 기재를 피하기 위하여 여기에서의 설명은 생략한다.
따라서, 본 변형 실시예에 따른 제조 방법은, 상술한 제 2 실시예에서와 마찬가지로, 전하 보존 전극 형성용 콘택을 게이트 전극, 비트선 및 소오스 전극에형성된 콘택 플러그에 대해 자기 정렬시키는 방식으로 반도체 장치의 메모리 셀을 제조하기 때문에 상술한 제 2 실시예에서와 실질적으로 동일한 효과를 얻을 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 전하 보존 전극 형성용 콘택을 게이트 전극과 비트선에 대해서만 자기 정렬시켜 제조하는 전술한 종래 방법과는 달리, 전하 보존 전극 형성용 콘택을 게이트 전극, 비트선 및 소오스 전극에 형성된 콘택 플러그에 대해 자기 정렬시키는 방식으로 반도체 장치의 메모리 셀을 제조하기 때문에 주어진 단위셀의 면적에서 캐패시터의 전하 보존 전극을 최대화할 수 있어 캐패시터의 용량을 증가시킬 수 있다. 또한, 본 발명은 전하 보존 전극 형성용 콘택을 소오스 전극에 자기 정렬시키기 때문에 마스크 공정시에 발생 가능한 오정렬에 의한 불량을 최대한 억제할 수 있다.
Claims (9)
- 삭제
- 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀을 포함하는 반도체 장치를 제조하는 방법에 있어서,상기 드레인 전극에 전기적으로 연결되는 제 1 콘택 플러그상에 제 1 층간 절연막을 형성하는 제 1 단계;식각 공정을 통해 비트선이 연결되는 소오스 전극상의 상기 제 1 콘택 플러그에 콘택을 형성하는 제 2 단계;상기 콘택이 형성된 전체 구조상에 비트선용 전도 물질 및 제 1 중간 절연막을 순차 형성하는 제 3 단계;식각 공정을 통해 상기 제 1 중간 절연막, 비트선용 전도 물질 및 제 1 층간 절연막을 순차 제거하여 상기 드레인 전극상에 형성된 제 1 콘택 플러그의 상부 일부를 노출시키는 제 4 단계;상기 노출된 제 1 콘택 플러그의 상부 및 잔류하는 상기 제 1 중간 절연막의 상부에 소정 두께의 제 1 식각 방지막을 형성하고, 상기 제 1 식각 방지막의 상부에 제 2 층간 절연막을 평탄하게 형성하며, 제 2 식각 방지막을 순차 형성하는 제 5 단계;콘택 마스크를 이용하는 식각 공정을 통해 상기 드레인 전극상에 형성된 상기 제 1 콘택 플러그에 콘택을 형성하는 제 6 단계;상기 형성된 콘택을 전도 물질로 매립한 다음 에치백하여 상기 제 1 콘택 플러그에 연결되는 제 2 콘택 플러그를 형성하는 제 7 단계;상기 제 2 콘택 플러그가 형성된 전체 구조상에 상대적으로 두꺼운 제 1 희생막을 형성하는 제 8 단계;전하 보존 전극 형성용 콘택 마스크를 이용하는 식각 공정을 통해 상기 제 1 희생막의 일부를 제거함으로써, 상기 제 2 콘택 플러그의 상부를 노출시키는 전하 보존 전극용 콘택을 형성하고, 이 형성된 전하 보존 전극용 콘택에 전도 물질을 증착하여 전하 보존 전극을 형성하는 제 9 단계;상기 전하 보존 전극상에 소정 두께의 캐패시터 유전체막을 형성하는 제 10 단계; 및상기 캐패시터 유전체막상에 플레이트 전극용 전도 물질을 증착하여 플레이트 전극을 형성하는 제 11 단계로 이루어진 반도체 장치 제조 방법.
- 제 2 항에 있어서, 상기 6 단계는:상기 콘택 마스크를 식각 장벽으로 하여 상기 제 2 식각 방지막을 식각하는 제 61 단계;상기 콘택 마스크와 제 1 식각 방지막을 식각 장벽으로 하여 상기 제 2 층간 절연막을 식각하는 제 62 단계; 및상기 제 1 식각 방지막을 식각하여 상기 드레인 전극상에 있는 상기 제 1 콘택 플러그의 상부를 노출시켜 콘택을 형성하는 제 63 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀을 포함하는 반도체 장치를 제조하는 방법에 있어서,상기 드레인 전극에 전기적으로 연결되는 제 1 콘택 플러그상에 제 1 층간 절연막을 형성하는 제 1 단계;식각 공정을 통해 비트선이 연결되는 소오스 전극상의 상기 제 1 콘택 플러그에 콘택을 형성하는 제 2 단계;상기 콘택이 형성된 전체 구조상에 비트선용 전도 물질 및 제 1 중간 절연막을 순차 형성하는 제 3 단계;식각 공정을 통해 상기 제 1 중간 절연막, 비트선용 전도 물질 및 제 1 층간 절연막을 순차 제거하여 상기 드레인 전극상에 형성된 상기 제 1 콘택 플러그의 상부 일부를 노출시키는 제 4 단계;상기 노출된 제 1 콘택 플러그의 상부 및 잔류하는 상기 제 1 중간 절연막의 상부에 소정 두께의 제 1 식각 방지막을 형성하고, 상기 제 1 식각 방지막의 상부에 제 2 층간 절연막을 평탄하게 순차 형성하는 제 5 단계;콘택 마스크를 이용하는 식각 공정을 통해 상기 제 2 층간 절연막 및 제 1 식각 방지막을 순차 제거하여 상기 드레인 전극상에 형성된 상기 제 1 콘택 플러그에 콘택을 형성하는 제 6 단계;상기 형성된 콘택을 전도 물질로 매립한 다음 에치백하여 상기 제 2 콘택 플러그를 형성하는 제 7 단계;상기 제 2 콘택 플러그가 형성된 구조의 전면에 제 2 식각 방지막을 형성하는 제 8 단계;상기 제 2 콘택 플러그가 형성된 전체 구조상에 상대적으로 두꺼운 제 1 희생막을 형성하는 제 9 단계;전하 보존 전극 형성용 콘택 마스크를 이용하는 식각 공정을 통해 상기 제 1 희생막의 일부를 제거함으로써, 상기 제 2 콘택 플러그의 상부를 노출시키는 전하 보존 전극용 콘택을 형성하고, 이 형성된 전하 보존 전극용 콘택에 전도 물질을 증착하여 전하 보존 전극을 형성하는 제 10 단계;상기 전하 보존 전극상에 소정 두께의 캐패시터 유전체막을 형성하는 제 11 단계; 및상기 캐패시터 유전체막상에 플레이트 전극용 전도 물질을 증착하여 플레이트 전극을 형성하는 제 12 단계로 이루어진 반도체 장치 제조 방법.
- 제 4 항에 있어서, 상기 제 10 단계는:상기 제 2 콘택 플러그가 형성된 전체 구조상에 상대적으로 두꺼운 제 1 희생막을 형성하는 제 101 단계;상기 전하 보존 전극 형성용 콘택 마스크를 이용하는 식각 공정을 통해 상기 제 1 희생막의 일부를 제거함으로써, 상기 제 2 콘택 플러그의 상부를 노출시키는 상기 전하 보존 전극용 콘택을 형성하는 제 102 단계;상기 전하 보존 전극용 콘택 및 잔류하는 상기 제 1 희생막의 상부에 소정 두께의 상기 전하 보존 전극용 전도 물질을 형성하는 제 103 단계;상기 전하 보존 전극용 콘택을 매립하는 형태로 제 2 희생막을 형성하는 제 104 단계;상기 제 2 희생막을 에치백하여 상기 전하 보존 전극용 전도 물질의 상부를 노출시키는 제 105 단계;상기 제 1 희생막의 상부에 있는 상기 전하 보존 전극용 전도 물질을 에치백하는 제 106 단계; 및상기 제 2 식각 방지막을 식각 장벽으로 하는 식각 공정을 통해 상기 제 1 및 제 2 희생막을 식각하여 상기 전하 보존 전극을 형성하는 제 107 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 4 항에 있어서, 상기 제 10 단계는:상기 제 2 콘택 플러그가 형성된 전체 구조상에 상대적으로 두꺼운 제 1 희생막을 형성하는 제 101 단계;상기 전하 보존 전극 형성용 콘택 마스크를 이용하는 식각 공정을 통해 상기 제 1 희생막의 일부를 제거함으로써, 상기 제 2 콘택 플러그의 상부를 노출시키는 상기 전하 보존 전극용 콘택을 형성하는 제 102 단계;상기 전하 보존 전극용 콘택 및 잔류하는 상기 제 1 희생막의 상부에 소정 두께의 상기 전하 보존 전극용 전도 물질을 형성하는 제 103 단계;상기 제 1 희생막의 상부에 있는 상기 전하 보존 전극용 전도 물질을 에치백하는 제 104 단계; 및상기 제 2 식각 방지막을 식각 장벽으로 하는 식각 공정을 통해 상기 제 1 희생막을 식각하여 상기 전하 보존 전극을 형성하는 제 105 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 4 항에 있어서, 상기 제 10 단계는:상기 제 2 콘택 플러그가 형성된 전체 구조상에 상대적으로 두꺼운 제 1 희생막을 형성하는 제 101 단계;상기 전하 보존 전극 형성용 콘택 마스크를 이용하는 식각 공정을 통해 상기 제 2 콘택 플러그의 상부에 있는 상기 제 1 희생막을 제거함으로써, 상기 제 2 콘택 플러그의 상부를 노출시키는 상기 전하 보존 전극용 콘택을 형성하는 제 102 단계;상기 전하 보존 전극용 콘택을 완전히 매립하는 형태로 상기 전하 보존 전극용 전도 물질을 형성하는 제 103 단계;상기 제 1 희생막의 상부에 있는 상기 전하 보존 전극용 전도 물질을 에치백하는 제 104 단계; 및상기 제 2 식각 방지막을 식각 장벽으로 하는 식각 공정을 통해 상기 제 1 희생막을 식각하여 상기 전하 보존 전극을 형성하는 제 105 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀을 포함하는 반도체 장치를 제조하는 방법에 있어서,상기 트랜지스터가 형성된 기판의 상부에 제 1 층간 절연막을 형성하고, 상기 소오스 전극에 연결된 제 1 콘택 플러그상에 콘택을 형성하며, 비트선용 전도 물질 및 제 1 중간 절연막을 순차 형성하는 제 1 단계;비트선 마스크를 이용하는 식각 공정을 통해 상기 제 1 중간 절연막, 비트선용 전도 물질 및 제 1 층간 절연막을 식각하여 비트선을 형성하는 제 2 단계;상기 형성된 구조 전체 상부에 소정 두께의 제 1 식각 방지막을 형성하는 제 3 단계;상기 제 1 식각 방지막 상부에 제 2 층간 절연막을 평탄하게 형성하고, 상기 드레인 전극에 연결된 제 1 콘택 플러그의 상부에 있는 상기 제 2 층간 절연막의 상부가 노출되도록 패터닝된 제 2 식각 방지막을 형성하는 제 4 단계;상기 제 2 식각 방지막 및 노출된 제 2 층간 절연막의 상부 전면에 후막의 제 1 희생막을 형성하는 제 5 단계;전하 보존 전극 형성용 콘택 마스크, 제 2 식각 방지막 및 제 1 식각 방지막을 식각 장벽으로 이용하는 식각 공정을 통해 제 1 콘택 플러그상에 형성된 제 1 희생막과 제 2 층간 절연막을 식각하고, 제 2 식각 방지막과 제 1 식각 방지막을 식각하여 상기 제 1 콘택 플러그의 상부를 노출시키는 전하 보존 전극 형성용 콘택을 형성하는 제 6 단계;전하 보존 전극 형성용 콘택이 형성된 전체 구조상에 전하 보존 전극용 전도 물질을 일정 두께로 형성하고, 잔류하는 전하 보존 전극 형성용 콘택을 완전히 매립하는 형태로 전체 구조상에 제 2 희생막을 평탄하게 형성하게 형성하는 제 7 단계;식각 공정을 통해 상기 제 1 및 제 2 희생막과 제 1 희생막상의 상기 전하 보존 전극용 전도 물질을 식각함으로써 전하 보존 전극을 형성하는 제 8 단계; 및상기 전하 보존 전극상에 소정 두께의 캐패시터 유전체막을 형성하고, 상기 캐패시터 유전체막상에 플레이트 전극용 전도 물질을 증착하여 플레이트 전극을 형성하는 제 9 단계로 이루어진 반도체 장치 제조 방법.
- 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀을 포함하는 반도체 장치를 제조하는 방법에 있어서,상기 트랜지스터가 형성된 기판의 상부에 제 1 층간 절연막을 형성하고, 상기 소오스 전극에 연결된 제 1 콘택 플러그상에 콘택을 형성하며, 비트선용 전도 물질 및 제 1 중간 절연막을 순차 형성하는 제 1 단계;비트선 마스크를 이용하는 식각 공정을 통해 상기 제 1 중간 절연막, 비트선용 전도 물질 및 제 1 층간 절연막을 식각하여 비트선을 형성하는 제 2 단계;상기 형성된 구조 전체 상부에 소정 두께의 제 1 식각 방지막을 형성하는 제 3 단계;상기 제 1 식각 방지막 상부에 제 2 층간 절연막을 평탄하게 형성하고, 상기 드레인 전극에 연결된 제 1 콘택 플러그의 상부에 있는 상기 제 2 층간 절연막의 상부가 노출되도록 패터닝된 제 2 식각 방지막을 형성하는 제 4 단계;상기 제 2 식각 방지막 및 노출된 제 2 층간 절연막의 상부 전면에 후막의 제 1 희생막을 형성하는 제 5 단계;전하 보존 전극 형성용 콘택 마스크, 제 2 식각 방지막 및 제 1 식각 방지막을 식각 장벽으로 이용하는 식각 공정을 통해 제 1 콘택 플러그상에 형성된 제 1 희생막과 제 2 층간 절연막을 식각하고, 제 2 식각 방지막과 제 1 식각 방지막을 식각하여 상기 제 1 콘택 플러그의 상부를 노출시키는 전하 보존 전극 형성용 콘택을 형성하는 제 6 단계;상기 전하 보존 전극 형성용 콘택을 매립하는 형태로 전하 보존 전극용 전도 물질을 형성하는 제 7 단계;상기 제 1 희생막의 상부에 있는 상기 전하 보존 전극용 전도 물질 및 상기 제 1희생막을 순차 식각하여 전하 보존 전극을 형성하는 제 8 단계; 및상기 전하 보존 전극상에 소정 두께의 캐패시터 유전체막을 형성하고, 상기 캐패시터 유전체막상에 플레이트 전극용 전도 물질을 증착하여 플레이트 전극을 형성하는 제 9 단계로 이루어진 반도체 장치 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061039A KR100356136B1 (ko) | 1999-12-23 | 1999-12-23 | 반도체 장치 제조 방법 |
| TW089127788A TW465094B (en) | 1999-12-23 | 2000-12-22 | Method for forming memory cell of semiconductor memory device |
| US09/747,793 US6413816B2 (en) | 1999-12-23 | 2000-12-22 | Method for forming memory cell of semiconductor memory device |
| JP2000392087A JP2001210805A (ja) | 1999-12-23 | 2000-12-25 | 半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061039A KR100356136B1 (ko) | 1999-12-23 | 1999-12-23 | 반도체 장치 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010057666A KR20010057666A (ko) | 2001-07-05 |
| KR100356136B1 true KR100356136B1 (ko) | 2002-10-19 |
Family
ID=19628714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990061039A KR100356136B1 (ko) | 1999-12-23 | 1999-12-23 | 반도체 장치 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6413816B2 (ko) |
| JP (1) | JP2001210805A (ko) |
| KR (1) | KR100356136B1 (ko) |
| TW (1) | TW465094B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6221711B1 (en) * | 1998-05-11 | 2001-04-24 | Micron Technology, Inc. | Methods of electrically contacting to conductive plugs, methods of forming contact openings, and methods of forming dynamic random access memory circuitry |
| US6852592B2 (en) * | 2002-06-03 | 2005-02-08 | Hynix Semiconductor, Inc. | Methods for fabricating semiconductor devices |
| US7903742B2 (en) * | 2002-07-15 | 2011-03-08 | Thomson Licensing | Adaptive weighting of reference pictures in video decoding |
| KR100486273B1 (ko) * | 2002-10-16 | 2005-04-29 | 삼성전자주식회사 | 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 |
| KR100450686B1 (ko) * | 2002-12-12 | 2004-10-01 | 삼성전자주식회사 | 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법 |
| JP2005032800A (ja) * | 2003-07-08 | 2005-02-03 | Renesas Technology Corp | 半導体装置の製造方法 |
| CN116489993B (zh) * | 2023-06-21 | 2023-11-14 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283719A (ja) * | 1996-04-09 | 1997-10-31 | Hitachi Ltd | 半導体集積回路装置及び当該装置の製造方法 |
| JPH10223854A (ja) * | 1997-02-05 | 1998-08-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001685A (en) | 1993-12-21 | 1999-12-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a semiconductor device |
| KR970007830B1 (ko) | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 반도체 장치 및 그 제조방법 |
| JP2728025B2 (ja) | 1995-04-13 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
| JPH1126757A (ja) | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3697044B2 (ja) * | 1997-12-19 | 2005-09-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| KR100303059B1 (ko) | 1998-03-30 | 2001-11-30 | 윤종용 | 디램셀커패시터의제조방법 |
| TW444395B (en) * | 1999-07-27 | 2001-07-01 | Taiwan Semiconductor Mfg | Processing method to planarize the crown capacitor device |
| US6168984B1 (en) * | 1999-10-15 | 2001-01-02 | Taiwan Semiconductor Manufacturing Company | Reduction of the aspect ratio of deep contact holes for embedded DRAM devices |
-
1999
- 1999-12-23 KR KR1019990061039A patent/KR100356136B1/ko not_active IP Right Cessation
-
2000
- 2000-12-22 US US09/747,793 patent/US6413816B2/en not_active Expired - Fee Related
- 2000-12-22 TW TW089127788A patent/TW465094B/zh not_active IP Right Cessation
- 2000-12-25 JP JP2000392087A patent/JP2001210805A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283719A (ja) * | 1996-04-09 | 1997-10-31 | Hitachi Ltd | 半導体集積回路装置及び当該装置の製造方法 |
| JPH10223854A (ja) * | 1997-02-05 | 1998-08-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010008783A1 (en) | 2001-07-19 |
| JP2001210805A (ja) | 2001-08-03 |
| US6413816B2 (en) | 2002-07-02 |
| KR20010057666A (ko) | 2001-07-05 |
| TW465094B (en) | 2001-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6670663B2 (en) | DRAM cell capacitor and manufacturing method thereof | |
| KR100343291B1 (ko) | 반도체 장치의 커패시터 형성 방법 | |
| US6376301B2 (en) | Methods of forming a capacitor and methods of forming a monolithic integrated circuit | |
| US6448134B2 (en) | Method for fabricating semiconductor device | |
| KR100582038B1 (ko) | 반도체 장치 및 그 제조 방법, 반도체 집적회로 및 그 제조 방법 | |
| KR100327123B1 (ko) | 디램셀캐패시터의제조방법 | |
| KR100268421B1 (ko) | 커패시터 및 그의 제조 방법 | |
| US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
| KR19990035652A (ko) | 디램 장치의 제조 방법 | |
| KR100356136B1 (ko) | 반도체 장치 제조 방법 | |
| US20030124796A1 (en) | Methods of fabricating cylinder-type capacitors for semiconductor devices using a hard mask and a mold layer | |
| JPH10209401A (ja) | 半導体メモリ素子及びその製造方法 | |
| US6531358B1 (en) | Method of fabricating capacitor-under-bit line (CUB) DRAM | |
| JPH09232542A (ja) | 半導体装置およびその製造方法 | |
| US5989954A (en) | Method for forming a cylinder capacitor in the dram process | |
| KR100384779B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| GB2336716A (en) | DRAM cell capacitor and method for fabricating thereof | |
| KR0183742B1 (ko) | 반도체장치의 콘택 형성방법 | |
| KR100248806B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR100252542B1 (ko) | 디램셀저장전극제조방법 | |
| KR20040009790A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100881738B1 (ko) | 반도체 소자의 제조 방법 | |
| KR19990005450A (ko) | 반도체 메모리 장치 제조 방법 | |
| KR20010039179A (ko) | 반도체 장치의 실린더형 커패시터 스토리지 전극 형성 방법 | |
| KR20040011247A (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110809 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20120827 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |