CN116489993B - 半导体结构及其形成方法 - Google Patents
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Abstract
本公开是关于半导体技术领域，涉及一种半导体结构及其形成方法，该形成方法可包括：提供衬底，衬底包括阵列区和与阵列区相邻的外围区，外围区内包括外围器件，阵列区内包括阵列区器件；在外围区内形成外围接触插塞以及在外围接触插塞与阵列区之间形成阻隔层，外围接触插塞与外围器件电连接；在形成外围接触插塞和阻隔层之后，在阵列区内形成电容结构，电容结构与阵列区器件电连接。本公开的形成方法可减少结构缺陷，提高产品良率。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器（Dynamic Random Access Memory，DRAM）因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。目前在DRAM制程过程中，受制程工艺限制，易出现结构缺陷，致使产品良率较低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此，本公开提供一种半导体结构及其形成方法，可减少结构缺陷，提高产品良率。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底包括阵列区和与所述阵列区相邻的外围区，所述外围区内包括外围器件，所述阵列区内包括阵列区器件；
在所述外围区内形成外围接触插塞以及在所述外围接触插塞与所述阵列区之间形成阻隔层，所述外围接触插塞与所述外围器件电连接；
在形成所述外围接触插塞和所述阻隔层之后，在所述阵列区内形成电容结构，所述电容结构与所述阵列区器件电连接。
在本公开的一种示例性实施例中，形成所述外围接触插塞和所述阻隔层，包括：
在所述衬底的表面依次形成电介质层、掩膜材料层以及光阻材料层；
对所述光阻材料层进行曝光并显影，以形成第一显影区和第二显影区，所述第一显影区在所述衬底上的正投影与所述外围器件至少部分重合，所述第二显影区位于所述第一显影区和所述阵列区之间；
以覆盖所述外围器件的绝缘介质层为蚀刻停止层，在所述第一显影区和所述第二显影区对所述掩膜材料层、所述电介质层以及所述衬底进行蚀刻，以形成外围接触孔和阻隔槽，其中，所述外围接触孔底部还暴露所述外围器件；
在所述外围接触孔内填充导电接触材料，以形成所述外围接触插塞；
在所述阻隔槽内填充阻隔材料，以形成所述阻隔层。
在本公开的一种示例性实施例中，所述阻隔材料和所述导电接触材料均包括扩散阻挡材料和导电材料，形成所述外围接触插塞和所述阻隔层包括：
形成随形覆盖所述外围接触孔的内壁以及所述阻隔槽的内壁的扩散阻挡层，所述扩散阻挡层包括所述扩散阻挡材料；
在具有所述扩散阻挡层的所述外围接触孔及所述阻隔槽内填充所述导电材料，以形成导电材料层。
在本公开的一种示例性实施例中，所述阵列区器件包括电容接触结构，所述电容接触结构的数量为多个，多个所述电容接触结构呈阵列分布；所述电容结构的下电极层数量为多个，各所述下电极层分别与各所述电容接触结构接触连接；
形成所述电容结构，包括：
减薄位于所述阵列区内的所述电介质层的厚度以形成第一牺牲层；
在所述第一牺牲层的表面依次形成中部支撑层、第二牺牲层以及顶部支撑层；
以所述电容接触结构为蚀刻停止层，对所述顶部支撑层、所述第二牺牲层、所述中部支撑层、所述第一牺牲层以及所述衬底进行蚀刻，以形成多个分别露出各所述电容接触结构的电容孔；
在所述电容孔内形成随形覆盖所述电容孔的所述下电极层；
在所述下电极层的表面形成电容介质层；
在所述电容介质层的表面形成上电极层。
在本公开的一种示例性实施例中，所述中部支撑层由所述阵列区延伸至所述外围区，并同时覆盖位于所述外围区的所述电介质层、所述外围接触插塞以及所述阻隔层的表面；所述顶部支撑层由所述阵列区延伸至所述外围区，并同时覆盖位于所述外围区的所述中部支撑层的表面。
在本公开的一种示例性实施例中，所述形成方法还包括：
在所述上电极层的表面形成半导体层，所述半导体层填满各所述上电极层之间的间隙；
在所述外围区形成第一导电连接部，所述第一导电连接部与所述外围接触插塞接触连接；
在所述阵列区形成第二导电连接部，所述第二导电连接部与所述半导体层接触连接。
在本公开的一种示例性实施例中，所述阻隔层环绕所述阵列区以阻隔所述阵列区和所述外围区。
根据本公开的一个方面，提供一种半导体结构，包括：
衬底，所述衬底包括阵列区和与所述阵列区相邻的外围区，所述外围区内包括外围器件，所述阵列区内包括阵列区器件；
外围接触插塞，位于所述外围区内，并与所述外围器件电连接；
阻隔层，位于所述外围接触插塞与所述阵列区之间；
电容结构，位于所述阵列区内，并与所述阵列区器件电连接。
在本公开的一种示例性实施例中，所述阻隔层和所述外围接触插塞均包括扩散阻挡层和导电材料层，所述扩散阻挡层随形包覆于所述导电材料层的侧壁及底部，所述阻隔层环绕所述阵列区一周。
在本公开的一种示例性实施例中，所述半导体结构还包括：
半导体层，覆盖所述电容结构的表面；
第一导电连接部，位于所述外围区，并与所述外围接触插塞接触连接；
第二导电连接部，位于所述阵列区内，并与所述半导体层接触连接。
本公开的半导体结构及其形成方法，由于在阵列区内形成电容结构之前在外围区形成了外围接触插塞和阻隔层，进而在形成电容结构的过程中，可通过阻隔层对电容结构制程过程中所用到的蚀刻溶液或蚀刻气体进行隔离，避免在电容结构制程过程中对外围区中的外围接触插塞或外围器件造成损伤，有助于减少结构缺陷，从而提高产品良率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例中半导体结构的形成方法的流程图。
图2为本公开实施例中衬底、电介质层、掩膜材料层以及光阻材料层的示意图。
图3为本公开实施例中外围接触插塞和阻隔层的示意图。
图4为本公开实施例中图3的俯视图。
图5为本公开实施例中完成步骤S230后的结构示意图。
图6为本公开实施例中完成步骤S130后的结构示意图。
图7为本公开实施例中第一掩膜层和第一光阻层的示意图。
图8为本公开实施例中完成步骤S410后的结构示意图。
图9为本公开实施例中完成步骤S420后的结构示意图。
图10为本公开实施例中第二掩膜层和第二光阻层的示意图。
图11为本公开实施例中完成步骤S430后的结构示意图。
图12为本公开实施例中完成步骤S440后的结构示意图。
图13为本公开实施例中完成步骤S510后的结构示意图。
图14为本公开实施例中完成步骤S520后的结构示意图。
图15为本公开实施例中完成步骤S530后的结构示意图。
图16为本公开实施例中完成步骤S540后的结构示意图。
图17为本公开实施例中完成步骤S610后的结构示意图。
图18为本公开实施例中第三掩膜层和第三光阻层的示意图。
图19为本公开实施例中第一接触孔和第二接触孔的示意图。
图20为本公开实施例中第一导电连接部和第二导电连接部的示意图。
附图标记说明：
1、衬底；11、基底；12、绝缘介质层；13、外围器件；14、阵列区器件；2、外围接触插塞；210、外围接触孔；3、阻隔层；310、阻隔槽；4、电容结构；41、下电极层；42、电容介质层；43、上电极层；5、半导体层；6、第一导电连接部；7、第二导电连接部；8、绝缘层；81、第一接触孔；82、第二接触孔；9、第三掩膜层；10、第三光阻层；1001、第四显影区；1002、第五显影区；100、电介质层；110、第一牺牲层；120、中部支撑层；1201、第二开口；130、第二牺牲层；140、顶部支撑层；1401、第一开口；101、电容孔；200、掩膜材料层；300、光阻材料层；301、第一显影区；302、第二显影区；400、扩散阻挡层；500、导电材料层；600、第一掩膜层；700、第一光阻层；701、光阻显影区；800、第二掩膜层；900、第二光阻层；901、第三显影区；A、阵列区；B、外围区。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
动态随机存储器（Dynamic Random Access Memory，DRAM）主要包括衬底和电容结构，其中，衬底包括阵列区和外围区，在DRAM制程过程中，通常先在阵列区中形成堆叠膜层，通过干法蚀刻与湿法蚀刻结合的方式在堆叠膜层中形成电容孔，再在电容孔内形成电容结构，但是在湿法蚀刻的过程中，蚀刻溶液易渗透至外围区内，进而破坏外围区的结构，引发结构缺陷，致使产品良率降低；除此之外，在形成电容结构之后通常需要在外围区和阵列区形成一层绝缘层，在形成绝缘层的过程中，由于阵列区上的结构和外围区内的结构之间的高差较大，在外围区和阵列区的交界处易形成微小的裂纹，外围区内的结构与阵列区内的结构之间发生短路，产品良率较低。
基于此，本公开实施方式提供了一种半导体结构的形成方法，图1示出了本公开的半导体结构的形成方法的流程图，请参见图1所示，该形成方法包括步骤S110-步骤S130，其中：
步骤S110，提供衬底，所述衬底包括阵列区和与所述阵列区相邻的外围区，所述外围区内包括外围器件，所述阵列区内包括阵列区器件；
步骤S120，在所述外围区内形成外围接触插塞以及在所述外围接触插塞与所述阵列区之间形成阻隔层，所述外围接触插塞与所述外围器件电连接；
步骤S130，在形成所述外围接触插塞和所述阻隔层之后，在所述阵列区内形成电容结构，所述电容结构与所述阵列区器件电连接。
本公开的半导体结构的形成方法，由于在阵列区内形成电容结构之前在外围区形成了外围接触插塞和阻隔层，进而在形成电容结构的过程中，可通过阻隔层对电容结构制程过程中所用到的蚀刻溶液或蚀刻气体进行隔离，避免在电容结构制程过程中对外围区中的外围接触插塞或外围器件造成损伤，有助于减少结构缺陷，从而提高产品良率。
下面对本公开中半导体结构的形成方法的各步骤及其具体细节进行详细说明：
如图1所示，在步骤S110中，提供衬底，所述衬底包括阵列区和与所述阵列区相邻的外围区，所述外围区内包括外围器件，所述阵列区内包括阵列区器件。
在本公开的一些实施例中，如图2所示，衬底1可包括基底11以及形成于基底11上的绝缘介质层12，其中：基底11可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是半导体材料，例如，其材料可为硅，但是不限于硅或其他半导体材料，在此不对基底11的形状及材料做特殊限定。
基底11可包括阵列区A和外围区B，阵列区A与外围区B可邻接分布，外围区B可环绕于阵列区A的外周。举例而言，阵列区A可为圆形区域、矩形区域或不规则图形区域，当然，也可以是其他形状的区域，在此不做特殊限定。外围区B可为环形区域，并可环绕于阵列区A的外周，其可以是圆环区域、矩形环区域或其他形状的环形区域，在此不再一一列举。
阵列区A可包括阵列区器件14，举例而言，阵列区器件14可包括电容接触结构，电容接触结构的数量可为多个，多个电容接触结构可呈阵列分布。电容接触结构可呈块状，在平行于基底11的方向上，电容接触结构的横截面可呈圆形、椭圆形、矩形、多边形或不规则图形，在此不对电容接触结构的截面形状做特殊限定。电容接触结构的材料可为导电材料，例如，其材料可为钨。阵列区A可用于形成电容结构、晶体管阵列、连接晶体管以及电容结构的字线结构和位线结构，其中，电容结构可与阵列区器件14电连接。
请继续参见图2所示，外围区B可包括外围器件13，外围器件13可呈块状，在平行于基底11的方向上，外围器件13的横截面可呈圆形、椭圆形、矩形、多边形或不规则图形，在此不对外围器件13的截面形状做特殊限定。外围器件13的材料可为导电材料，例如，其材料可为钨。在本公开的一些实施例中，外围器件13和电容接触结构可通过同一次工艺形成。外围区B可用于形成外围接触插塞。外围接触插塞与外围器件13电连接，并可连接位于外围区B的字线驱动器、感测放大器、行解码器和列解码器以及特殊功能的控制电路，控制电路可通过控制字线及位线来实现晶体管及电容结构的存储及读取功能。
请继续参见图2所示，绝缘介质层12可覆盖基底11的表面，其可同时覆盖外围器件13以及各电容接触结构远离基底11的表面，并填充外围器件13以及各电容接触结构之间的间隙。绝缘介质层12的材料可为绝缘材料，例如，其可为氮化硅。
如图1所示，在步骤S120中，在所述外围区B内形成外围接触插塞2以及在所述外围接触插塞2与所述阵列区A之间形成阻隔层3，所述外围接触插塞2与所述外围器件13电连接。
在本公开的一些实施例中，如图3及图4所示，在阵列区A中形成电容结构之前，可先在外围区B内形成外围接触插塞2和阻隔层3，其中，阻隔层3可位于外围接触插塞2与阵列区A之间，可通过阻隔层3将外围接触插塞2与阵列区A阻隔开，进而在后续形成电容结构的过程中，可通过阻隔层3对湿法蚀刻过程中的蚀刻溶液进行阻隔，以免蚀刻溶液对外围区B内的结构（例如，外围接触插塞2或外围器件13）造成损伤，有助于减少结构缺陷，提高产品良率。
在本公开的一些实施例中，请继续参见图3所示，外围接触插塞2可呈条状，举例而言，外围接触插塞2可沿垂直于衬底1的方向延伸，例如，外围接触插塞2的一端部可与外围器件13电连接，其另一端部可沿垂直于衬底1的方向向远离衬底1的一侧延伸。外围接触插塞2可为单层膜层构成的导电结构，也可为多层膜层构成的复合膜层结构，在此不对外围接触插塞2的具体结构做特殊限定。举例而言，外围接触插塞2可包括扩散阻挡层400和导电材料层500，其中，导电材料层500可呈条状，并可延垂直于衬底1的方向延伸，导电材料层500的材料可为金属材料，例如，其材料可为钨等。扩散阻挡层400可随形包覆于导电材料层500的侧壁及底部，扩散阻挡层400的材料可为导电材料，并可具有离子阻挡功能，例如，其材料可为氮化钛或钽，可通过氮化钛或钽阻止导电材料层500中的钨向周围其他结构中扩散，有助于提高结构稳定性，进而提高产品性能。
在本公开的一些实施例中，阻隔层3可呈环状，其可环绕阵列区A的外周一周，进而将阵列区A和外围区B阻隔开。阻隔层3在平行于衬底1的方向上的截面形状与阵列区A的形状相匹配，在平行于衬底1的方向上，阻隔层3的截面可以是圆环、矩形环或其他形状的环形，在此不再一一列举。例如，当阵列区A的外周为圆形时，在平行于衬底1的方向上，阻隔层3的截面形状为圆环；当阵列区A的外周为矩形时，在平行于衬底1的方向上，阻隔层3的截面形状为矩形环。阻隔层3的材料可为导电材料，也可为绝缘材料，在此不对阻隔层3的材料做特殊限定，只要能对电容结构形成过程中所用到的湿法蚀刻溶液进行阻隔即可。
在本公开的一种示例性实施例中，可通过同一套形成工艺同时形成外围接触插塞2和阻隔层3，举例而言，形成外围接触插塞2和阻隔层3可包括步骤S210-步骤S250，其中：
步骤S210，在所述衬底1的表面依次形成电介质层100、掩膜材料层200以及光阻材料层300。
电介质层100的材料可为绝缘材料，例如，其材料可为氧化硅或硼磷硅玻璃（Boro-phospho-silicate Glass，BPSG）。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在衬底1的表面形成电介质层100，当然，也可通过其他方式形成电介质层100，在此不对电介质层100的形成方式做特殊限定。在本公开的一些实施例中，电介质层100可同时覆盖阵列区A和外围区B的表面，例如，电介质层100可覆盖绝缘介质层12的表面。
可通过化学气相沉积、物理气相沉积或原子层沉积等方式在电介质层100的表面形成掩膜材料层200，当然，也可通过其他方式形成掩膜材料层200，在此不对掩膜材料层200的形成方式做特殊限定。掩膜材料层200可为多层膜层结构，也可以为单层膜层结构，其材料可以是碳、聚合物、氧化硅、氮化硅、多晶硅和氮碳化硅中至少一种，当然，也可以是其它材料，在此不再一一列举。
可通过旋涂或其它方式在掩膜材料层200背离衬底1的表面形成光阻材料层300，光阻材料层300的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。
步骤S220，对所述光阻材料层300进行曝光并显影，以形成第一显影区301和第二显影区302，所述第一显影区301在所述衬底1上的正投影与所述外围器件13至少部分重合，所述第二显影区302位于所述第一显影区301和所述阵列区A之间。
请继续参见图2所示，可采用掩膜版对光阻材料层300进行曝光，该掩膜版的图案可与外围接触插塞2以及阻隔层3所需的图案匹配。随后，可对曝光后的光阻材料层300进行显影，从而形成并排分布的第一显影区301和第二显影区302，其中，第一显影区301在衬底1上的正投影与外围器件13至少部分重合，第二显影区302在衬底1上的正投影围绕阵列区A一周。
步骤S230，以覆盖所述外围器件13的绝缘介质层12为蚀刻停止层，在所述第一显影区301和所述第二显影区302对所述掩膜材料层200、所述电介质层100以及所述衬底1进行蚀刻，以形成外围接触孔210和阻隔槽310，其中，所述外围接触孔210底部还暴露所述外围器件13。
如图5所示，可以覆盖外围器件13的绝缘介质层12为蚀刻停止层，通过干法蚀刻工艺在第一显影区301和第二显影区302对掩膜材料层200、电介质层100以及绝缘介质层12进行蚀刻，进而形成外围接触孔210和阻隔槽310，其中，外围接触孔210可露出外围器件13。在本公开的一些实施例中，在上述过程中，可同时形成外围接触孔210和阻隔槽310，例如，在干法蚀刻过程中，可在第一显影区301和第二显影区302同时进行蚀刻，进而在露出外围器件13时停止蚀刻，此时，可将在第一显影区301蚀刻形成的槽状结构作为外围接触孔210，将在第二显影区302蚀刻形成的槽状结构作为阻隔槽310，阻隔槽310可深入至衬底1内部（例如，其可深入至绝缘介质层12内），也可位于衬底1之上，在此不对阻隔槽310的深度做特殊限定。在本公开的另一些实施例中，可分别蚀刻形成外围接触孔210和阻隔槽310，例如，可对掩膜材料层200、电介质层100以及绝缘介质层12进行蚀刻，进而形成露出外围器件13的外围接触孔210；还可对掩膜材料层200、电介质层100以及绝缘介质层12进行蚀刻进而形成位于外围接触孔210与阵列区A之间的阻隔槽310，为了保证后续在阻隔槽310内形成的阻隔层3的阻隔效果，阻隔槽310的底部可深入至绝缘介质层12之内。需要说明的是，在形成外围接触孔210和阻隔槽310之后，可去除光阻材料层300和掩膜材料层200，进而将具有外围接触孔210和阻隔槽310的电介质层100的表面露出。
步骤S240，在所述外围接触孔210内填充导电接触材料，以形成所述外围接触插塞2。
可通过化学气相沉积、物理气相沉积或原子层沉积等方式在外围接触孔210内填充导电接触材料，进而在外围接触孔210内形成外围接触插塞2，当然，也可通过其他方式形成外围接触插塞2，在此不对外围接触插塞2的形成方式做特殊限定。
在本公开的一些实施例中，导电接触材料可为导电材料，举例而言，导电接触材料可包括氮化钛和钨等，当然，也可以是其他材料，在此不再一一列举。
步骤S250，在所述阻隔槽310内填充阻隔材料，以形成所述阻隔层3。
阻隔材料与电介质层100的材料不同，其可为耐酸材料，例如，其可为耐酸的绝缘材料或导电材料，在此不做特殊限定。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在外围接触孔210内填充阻隔材料，进而在阻隔槽310内形成阻隔层3，当然，也可通过其他方式形成阻隔层3，在此不对阻隔层3的形成方式做特殊限定。在本公开实施例中，完成步骤S250后的结构如图3及图4所示。
在本公开的一些实施例中，阻隔材料与导电接触材料相同，举例而言，导电接触材料和阻隔材料均可包括扩散阻挡材料和导电材料，其中，扩散阻挡材料可为氮化钛或钽，导电材料可为钨。在该实施例中，形成外围接触插塞2和阻隔层3可包括步骤S310及步骤S320，其中：
步骤S310，形成随形覆盖所述外围接触孔210的内壁以及所述阻隔槽310的内壁的扩散阻挡层400，所述扩散阻挡层400包括所述扩散阻挡材料。
扩散阻挡层400的材料可为具有离子阻挡功能的材料，例如，其可为氮化钛或钽，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在外围接触孔210和阻隔槽310内形成扩散阻挡层400，扩散阻挡层400可随形覆盖外围接触孔210和阻隔槽310的侧壁及底部，为了工艺方便，扩散阻挡层400还可同时覆盖电介质层100远离衬底1的表面，随后，可去除位于电介质层100表面的扩散阻挡层400，只保留位于外围接触孔210和阻隔槽310内的扩散阻挡层400。
步骤S320，在具有所述扩散阻挡层400的所述外围接触孔210及所述阻隔槽310内填充所述导电材料，以形成导电材料层500。
导电材料可为导电性能较好的材料，例如，其可为钨。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在具有扩散阻挡层400的外围接触孔210及阻隔槽310内填充导电材料，进而在外围接触孔210和阻隔槽310中形成导电材料层500，导电材料层500可填满外围接触孔210和阻隔槽310。举例而言，为了工艺方便，可使导电材料同时覆盖电介质层100的表面，例如，可通过原子层沉积的方式在电介质层100的表面沉积导电材料，直至导电材料填满外围接触孔210和阻隔槽310之后停止沉积，随后，可通过化学机械研磨工艺对导电材料的表面进行研磨，进而将位于电介质层100表面的导电材料去除，并露出电介质层100的表面。
在本公开的一些实施例中，可在沉积完扩散阻挡材料和导电材料之后，再通过化学机械研磨的方式同时去除位于电介质层100表面的扩散阻挡材料和导电材料，可将外围接触孔210和阻隔槽310内剩余的扩散阻挡材料作为扩散阻挡层400，同时将外围接触孔210和阻隔槽310内剩余的导电材料作为导电材料层500。
如图1所示，在步骤S130中，在形成所述外围接触插塞2和所述阻隔层3之后，在所述阵列区A内形成电容结构4，所述电容结构4与所述阵列区器件14电连接。
如图6所示，可在形成外围接触插塞2和阻隔层3之后，通过沉积及蚀刻等方式在阵列区A内形成电容结构4，在此过程中，可通过阻隔层3对电容结构4制程过程中所用到的蚀刻溶液或蚀刻气体进行隔离，避免在电容结构4制程过程中对外围区B中的外围接触插塞2或外围器件13造成损伤，有助于减少结构缺陷，从而提高产品良率。
在本公开的一些实施例中，电容结构4可包括多个呈阵列分布的柱状电容，每个柱状电容均可包括下电极层41、电容介质层42以及上电极层43，柱状电容的数量与电容接触结构的数量相等，各柱状电容的下电极层41分别与各电容接触结构接触连接。形成电容结构4可包括步骤S410-步骤S460，其中：
步骤S410，减薄位于所述阵列区A内的所述电介质层100的厚度以形成第一牺牲层110。
如图7所示，可在电介质层100、外围接触插塞2以及阻隔层3共同构成的结构的表面形成第一掩膜层600，可在第一掩膜层600的表面形成第一光阻层700，可对第一光阻层700进行曝光并显影，以形成光阻显影区701，光阻显影区701在衬底1上的正投影位于阵列区A内，且其边界与阻隔层3的内环重合。
可通过干法蚀刻的方式在光阻显影区701对第一掩膜层600及位于阵列区A内的电介质层100进行蚀刻，以减小位于阵列区A内的电介质层100的厚度，同时可露出阻隔层3靠近阵列区A的侧壁，可将蚀刻后阵列区A内剩余的电介质层100作为第一牺牲层110。在本公开实施例中，完成步骤S410后的结构如图8所示。
步骤S420，在所述第一牺牲层110的表面依次形成中部支撑层120、第二牺牲层130以及顶部支撑层140。
可通过化学气相沉积、物理气相沉积或原子层沉积等方式在第一牺牲层110的表面依次形成中部支撑层120、第二牺牲层130以及顶部支撑层140，当然，也可通过其他方式形成中部支撑层120、第二牺牲层130以及顶部支撑层140，在此不对中部支撑层120、第二牺牲层130以及顶部支撑层140的形成方式做特殊限定。在本公开的一些实施例中，中部支撑层120和顶部支撑层140的材料均可与绝缘介质层12的材料相同，例如，中部支撑层120和顶部支撑层140以及绝缘介质层12的材料均可为氮化硅。第二牺牲层130的材料可为氧化硅或硅酸乙酯（Tetraethyl Orthosilicate，TEOS）等。
需要说明的是，为了工艺方便，可在第一牺牲层110和位于外围区B的外围接触插塞2、阻隔层3以及电介质层100的表面同时形成中部支撑层120，即，中部支撑层120可由阵列区A延伸至外围区B，并可同时覆盖位于外围区B的电介质层100、外围接触插塞2、阻隔层3的表面，还可同时覆盖阻隔层3中靠近阵列区A的侧壁。第二牺牲层130可形成于位于阵列区A的中部支撑层120的表面。顶部支撑层140也可由阵列区A延伸至外围区B，其可覆盖第二牺牲层130的表面，并可同时覆盖位于外围区B的中部支撑层120的表面。在本公开实施例中，完成步骤S420后的结构如图9所示。
步骤S430，以所述电容接触结构为蚀刻停止层，对所述顶部支撑层140、所述第二牺牲层130、所述中部支撑层120、所述第一牺牲层110以及所述衬底1进行蚀刻，以形成多个分别露出各所述电容接触结构的电容孔101。
可通过非等向蚀刻的方式形成多个电容孔101，每个电容接触结构可分别对应一个电容孔101。如图10所示，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在顶部支撑层140的表面形成第二掩膜层800，并可通过旋涂或其他方式在第二掩膜层800的表面形成第二光阻层900，第二光阻层900的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。可采用掩膜版对第二光阻层900进行曝光，该掩膜版的图案可与电容孔101所需的图案匹配。随后，可对曝光后的第二光阻层900进行显影，从而形成多个第三显影区901，各第三显影区901在衬底1上的正投影分别与各电容接触结构至少部分重合。可通过干法刻蚀工艺在各第三显影区901对第二掩膜层800、顶部支撑层140、第二牺牲层130、中部支撑层120、第一牺牲层110以及电容接触结构顶部的绝缘介质层12进行刻蚀，以形成多个分别露出各电容接触结构的电容孔101。在本公开实施例中，完成步骤S430后的结构如图11所示。
步骤S440，在所述电容孔101内形成随形覆盖所述电容孔101的所述下电极层41。
可在电容孔101内形成随形贴合于电容孔101的内壁及底部的下电极层41，下电极层41可通过电容孔101与电容接触结构接触连接，以便于将下电极层41存储的电荷输入至电容接触结构，从而实现电容存储。举例而言，可通过化学气相沉积、物理气相沉积或原子层沉积等工艺在电容孔101中形成下电极层41，当然，还可通过其他工艺形成下电极层41，在此不做特殊限定。下电极层41的材料可以是钛，也可以是钽，其厚度可以是4nm~10nm，举例而言，其可以是4nm、6nm、8nm或10nm，当然，下电极层41还可以是其他材料或其他厚度，在此不再一一列举。在本公开实施例中，完成步骤S440后的结构如图12所示。
在本公开的一种示例性实施例中，在形成下电极层41之后，可去除第一牺牲层110和第二牺牲层130，只保留位于下电极层41外侧的绝缘介质层12、中部支撑层120以及顶部支撑层140，可将阵列区A内包覆于下电极层41外周的绝缘介质层12作为底部支撑层，可通过底部支撑层对下电极层41的底部进行横向支撑，通过中部支撑层120对下电极层41的中部进行横向支撑，通过顶部支撑层140对下电极层41的顶部进行横向支撑，以免在去除第一牺牲层110和第二牺牲层130的过程中，下电极层41发生倒塌，有助于提高产品良率。
在本公开的一些实施例中，去除第一牺牲层110和第二牺牲层130可包括步骤S510-步骤S540，其中：
步骤S510，蚀刻所述顶部支撑层140，以形成露出所述第二牺牲层130的第一开口1401。
可采用干法蚀刻工艺对顶部支撑层140进行蚀刻，进而形成第一开口1401，第一开口1401的数量可为一个，也可为多个，在此不做特殊限定。第一开口1401可贯穿顶部支撑层140，进而露出顶部支撑层140下方的第二牺牲层130。在本公开实施例中，完成步骤S510后的结构如图13所示。
步骤S520，通过所述第一开口1401对所述第二牺牲层130进行蚀刻，以去除所述第二牺牲层130。
可在第一开口1401处对第二牺牲层130进行湿法蚀刻，进而去除第二牺牲层130，并露出中部支撑层120。举例而言，当第二牺牲层130的材料为氧化硅时，可采用酸性溶液进行湿法刻蚀，酸性溶液可以是氢氟酸，举例而言，其可以是缓冲氢氟酸（BHF）、浓度为49%的氢氟酸或稀氢氟酸(DHF)，当采用DHF作为刻蚀溶液时，氢氟酸与去离子水的配制比例可以是1:1~1:10，在此不对刻蚀溶液的配比及浓度做特殊限定。在本公开实施例中，完成步骤S520后的结构如图14所示。
步骤S530，蚀刻所述中部支撑层120，以形成露出所述第一牺牲层110的第二开口1201。
可采用干法刻蚀工艺去除中部支撑层120中与第一开口1401正对的部分，以在中部支撑层120中形成第二开口1201，第二开口1201可露出第一牺牲层110。第二开口1201的数量可为一个，也可为多个，在此不做特殊限定。第二开口1201可贯穿中部支撑层120，进而露出中部支撑层120下方的第一牺牲层110。在本公开实施例中，完成步骤S530后的结构如图15所示。
步骤S540，通过所述第二开口1201对所述第一牺牲层110进行湿法蚀刻，以去除所述第一牺牲层110。
可通过第二开口1201对第一牺牲层110进行湿法刻蚀，进而去除第一牺牲层110。举例而言，当第一牺牲层110的材料为氧化硅时，可采用酸性溶液进行湿法刻蚀，酸性溶液可以是氢氟酸，举例而言，其可以是缓冲氢氟酸（BHF）、浓度为49%的氢氟酸或稀氢氟酸(DHF)，当采用DHF作为刻蚀溶液时，氢氟酸与去离子水的配制比例可以是1:1~1:10，在此不对刻蚀溶液的配比及浓度做特殊限定。在本公开实施例中，完成步骤S540后的结构如图16所示。
需要说明的是，在通过湿法蚀刻工艺去除第一牺牲层110和第二牺牲层130的过程中，可通过阻隔层3阻挡蚀刻溶液，以避免蚀刻溶液渗透至外围区B而破坏外围区B内的结构，可提高产品良率。除此之外，由于中部支撑层120同时覆盖阻隔层3中靠近阵列区A的侧壁，中部支撑层120和顶部支撑层140还均覆盖外围区B的电介质层100、外围接触插塞2以及阻隔层3的表面，可通过中部支撑层120和顶部支撑层140对蚀刻溶液进行阻挡，进而增强阻挡效果，进一步提高产品良率。
步骤S450，在所述下电极层41的表面形成电容介质层42。
请继续参见图6所示，电容介质层42可以是形成于下电极层41、底部支撑层、中部支撑层120以及顶部支撑层140共同构成的结构的外表面和内表面上的薄膜，可通过化学气相沉积、物理气相沉积或原子层沉积等方式形成电容介质层42，当然，还可以通过其他工艺形成电容介质层42，在此不对电容介质层42的形成方式做特殊限定。电容介质层42可以是由同一种材料构成的单层膜结构，也可以是由不同材质的膜层构成的混合膜层结构。举例而言，电容介质层42可包括具有较高介电常数的材料，例如，其可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。
步骤S460，在所述电容介质层42的表面形成上电极层43。
请继续参见图6所示，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在电容介质层42的表面形成上电极层43，当然，还可通过其他工艺形成上电极层43，在此不做特殊限定。上电极层43的材料可以是氮化钛，其厚度可以是2nm~8nm，举例而言，其可以是2nm、4nm、6nm或8nm，当然，上电极层43还可以是其他材料或其他厚度，在此不再一一列举。上电极层43、电容介质层42以及下电极层41共同构成柱状电容。
在本公开的一种示例性实施例中，本公开的半导体结构的形成方法还可包括步骤S610-步骤S630，其中：
步骤S610，在所述上电极层43的表面形成半导体层5，所述半导体层5填满各所述上电极层43之间的间隙。
为了提高器件的导电性能，加强电容结构4的稳定性，可在上电极层43的表面形成覆盖电容结构4的半导体层5，半导体层5可填满电容孔101内部，以使电荷与上电极层43充分接触，有助于提高柱状电容的充电效率。半导体层5可由硅材料、金属材料或金属化合物构成，举例而言，其可以是硅、锗硅、钨、硅化钛、氧化钛或氧化钨等，在此不做特殊限定。在本公开实施例中，完成步骤S610后的结构如图17所示。
需要说明的是，为了工艺方便，在形成电容介质层42、上电极层43以及半导体层5的过程中，可使电容介质层42、上电极层43以及半导体层5同时覆盖外围区B的顶部支撑层140的表面，在形成半导体层5之后，可通过干法蚀刻工艺去除位于外围区B的中部支撑层120、顶部支撑层140、电容介质层42、上电极层43以及半导体层5，进而将外围接触插塞2的顶部露出。
步骤S620，在所述外围区B形成第一导电连接部6，所述第一导电连接部6与所述外围接触插塞2接触连接。
如图18所示，在形成半导体层5之后，可形成覆盖半导体层5、外围区B的电介质层100、外围接触插塞2以及阻隔层3的绝缘层8，由于预先在外围区B形成了电介质层100、外围接触插塞2以及阻隔层3，使得在形成绝缘层8时，阵列区A上的结构和外围区B内的结构之间的高差较小，在形成绝缘层8的过程中外围区B和阵列区A的交界处的应力较小，在外围区B和阵列区A的交界处不易形成微小裂纹，外围区B内的结构与阵列区A内的结构之间发生短路的风险较低，产品良率相对较高。
举例而言，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在半导体层5、外围区B的电介质层100、外围接触插塞2以及阻隔层3的表面形成绝缘层8，当然，也可通过其他方式形成绝缘层8，在此不对绝缘层8的形成方式做特殊限定。在沉积完绝缘层8之后，可通过化学机械研磨工艺对绝缘层8的表面进行平坦化处理，以便为后续工艺提供平整的工艺基准，有助于降低工艺难度。
请继续参见图18所示，可在绝缘层8的表面形成第三掩膜层9，可在第三掩膜层9的表面形成第三光阻层10，可对第三光阻层10进行曝光并显影，以形成第四显影区1001和第五显影区1002；其中，第四显影区1001在衬底1上的正投影与外围接触插塞2在衬底1上的正投影重合，第五显影区1002在衬底1上的正投影在半导体层5在衬底1上的正投影之内。如图19所示，可在第四显影区1001和第五显影区1002对绝缘层8进行蚀刻，进而形成露出外围接触插塞2的第一接触孔81和露出半导体层5的第二接触孔82，在本公开的一些实施例中，第二接触孔82可深入至半导体层5内。
如图20所示，可在第一接触孔81内填充导电材料，进而形成与外围接触插塞2的顶部接触连接的第一导电连接部6。举例而言，导电材料可包括氮化钛和铜；具体而言，可通过化学气相沉积、物理气相沉积或原子层沉积等方式形成随形覆盖第一接触孔81的内壁及底部的氮化钛层；随后可在具有氮化钛层的第一接触孔81内填充铜，铜可填满第一接触孔81，氮化钛层和铜可共同构成第一导电连接部6，可通过氮化钛对铜进行阻隔，以免铜离子向周围其他结构中扩散，有助于提高结构稳定性。
步骤S630，在所述阵列区A形成第二导电连接部7，所述第二导电连接部7与所述半导体层5接触连接。
可在第二接触孔82内填充导电材料，进而形成与半导体层5接触连接的第二导电连接部7。举例而言，导电材料可包括氮化钛和铜；具体而言，可通过化学气相沉积、物理气相沉积或原子层沉积等方式形成随形覆盖第二接触孔82的内壁及底部的氮化钛层；随后可在具有氮化钛的第二接触孔82内填充铜，铜可填满第二接触孔82，第二接触孔82内的氮化钛层和铜可共同构成第二导电连接部7，可通过氮化钛对铜进行阻隔，以免铜离子向周围其他结构中扩散，可进一步提高结构稳定性。
需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本公开实施例还提供一种半导体结构，该半导体结构可由上述任一实施例中的半导体结构的形成方法形成，如图6所示，半导体结构可包括衬底1、外围接触插塞2、阻隔层3以及电容结构4，其中：
衬底1包括阵列区A和与阵列区A相邻的外围区B，外围区B内包括外围器件13，阵列区A内包括阵列区器件14；
外围接触插塞2位于外围区B内，并与外围器件13电连接；
阻隔层3位于外围接触插塞2与阵列区A之间；
电容结构4位于阵列区A内，并与阵列区器件14电连接。
衬底1可包括基底11以及形成于基底11上的绝缘介质层12，其中：基底11可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是半导体材料，例如，其材料可为硅，但是不限于硅或其他半导体材料，在此不对基底11的形状及材料做特殊限定。
基底11可包括阵列区A和外围区B，阵列区A与外围区B可邻接分布，外围区B可环绕于阵列区A的外周。举例而言，阵列区A可为圆形区域、矩形区域或不规则图形区域，当然，也可以是其他形状的区域，在此不做特殊限定。外围区B可为环形区域，并可环绕于阵列区A的外周，其可以是圆环区域、矩形环区域或其他形状的环形区域，在此不再一一列举。
阵列区A可包括阵列区器件14，举例而言，阵列区器件14可包括电容接触结构，电容接触结构的数量可为多个，多个电容接触结构可呈阵列分布。电容接触结构可呈块状，在平行于基底11的方向上，电容接触结构的横截面可呈圆形、椭圆形、矩形、多边形或不规则图形，在此不对电容接触结构的截面形状做特殊限定。电容接触结构的材料可为导电材料，例如，其材料可为钨。阵列区A可用于形成电容结构4、晶体管阵列、连接晶体管以及电容结构的字线结构和位线结构，其中，电容结构4可与阵列区器件14电连接。
外围区B可包括外围器件13，外围器件13可呈块状，在平行于基底11的方向上，外围器件13的横截面可呈圆形、椭圆形、矩形、多边形或不规则图形，在此不对外围器件13的截面形状做特殊限定。外围器件13的材料可为导电材料，例如，其材料可为钨。在本公开的一些实施例中，外围器件13和电容接触结构可通过同一次工艺形成。外围区B可用于形成外围接触插塞2。外围接触插塞2与外围器件13电连接，并可连接位于外围区B的字线驱动器、感测放大器、行解码器和列解码器以及特殊功能的控制电路，控制电路可通过控制字线及位线来实现晶体管及电容结构的存储及读取功能。
阻隔层3可位于外围接触插塞2与阵列区A之间，可通过阻隔层3将外围接触插塞2与阵列区A阻隔开，进而在后续形成电容结构4的过程中，可通过阻隔层3对湿法蚀刻过程中的蚀刻溶液进行阻隔，以免蚀刻溶液对外围区B内的结构（例如，外围接触插塞2或外围器件13）造成损伤，有助于减少结构缺陷，提高产品良率。
在本公开的一些实施例中，外围接触插塞2可呈条状，举例而言，外围接触插塞2可沿垂直于衬底1的方向延伸，例如，外围接触插塞2的一端部可与外围器件13电连接，其另一端部可沿垂直于衬底1的方向向远离衬底1的一侧延伸。外围接触插塞2可为单层膜层构成的导电结构，也可为多层膜层构成的复合膜层结构，在此不对外围接触插塞2的具体结构做特殊限定。举例而言，外围接触插塞2可包括扩散阻挡层400和导电材料层500，其中，导电材料层500可呈条状，并可延垂直于衬底1的方向延伸，导电材料层500的材料可为金属材料，例如，其材料可为钨等。扩散阻挡层400可随形包覆于导电材料层500的侧壁及底部，扩散阻挡层400的材料可为导电材料，并可具有离子阻挡功能，例如，其材料可为氮化钛或钽，可通过氮化钛或钽阻止导电材料层500中的钨向周围其他结构中扩散，有助于提高结构稳定性，进而提高产品性能。
在本公开的一些实施例中，阻隔层3可呈环状，其可环绕阵列区A的外周一周，进而将阵列区A和外围区B阻隔开。阻隔层3在平行于衬底1的方向上的截面形状与阵列区A的形状相匹配，在平行于衬底1的方向上，阻隔层3的截面可以是圆环、矩形环或其他形状的环形，在此不再一一列举。例如，当阵列区A的外周为圆形时，在平行于衬底1的方向上，阻隔层3的截面形状为圆环；当阵列区A的外周为矩形时，在平行于衬底1的方向上，阻隔层3的截面形状为矩形环。阻隔层3的材料可为导电材料，也可为绝缘材料，在此不对阻隔层3的材料做特殊限定，只要能对电容结构4形成过程中所用到的湿法蚀刻溶液进行阻隔即可。
电容结构4可包括多个呈阵列分布的柱状电容，柱状电容可沿垂直于衬底1的方向延伸，每个柱状电容均可包括下电极层41、电容介质层42以及上电极层43，柱状电容的数量与电容接触结构的数量相等，各柱状电容的下电极层41分别与各电容接触结构接触连接。电容结构4的其他细节已经在半导体结构的形成方法的实施例中进行了详细说明，因此，此处不再赘述。
在本公开的一种示例性实施例中，如图20所示，本公开的半导体结构还可包括半导体层5、第一导电连接部6和第二导电连接部7，其中：
为了提高器件的导电性能，加强电容结构4的稳定性，可在上电极层43的表面形成覆盖电容结构4的半导体层5，半导体层5可填满电容结构4内的间隙，以使电荷与上电极层43充分接触，有助于提高电容结构4的充电效率。半导体层5可由硅材料、金属材料或金属化合物构成，举例而言，其可以是硅、锗硅、钨、硅化钛、氧化钛或氧化钨等，在此不做特殊限定。
可在半导体层5、外围区B的电介质层100、外围接触插塞2以及阻隔层3的表面形成绝缘层8，第一导电连接部6位于外围区B，并可嵌设于绝缘层8内，并与外围接触插塞2的顶部接触连接。第一导电连接部6在衬底1上的正投影与外围接触插塞2在衬底1上的正投影重合，第二导电连接部7位于阵列区A内，其可嵌设于外围区B的绝缘层8内，并与半导体层5接触连接。第一导电连接部6和第二导电连接部7的其他细节已经在半导体结构的形成方法的实施例中进行了详细说明，因此，此处不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (9)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区和与所述阵列区相邻的外围区，所述外围区内包括外围器件，所述阵列区内包括阵列区器件；
在所述外围区内形成外围接触插塞以及在所述外围接触插塞与所述阵列区之间形成阻隔层，所述外围接触插塞与所述外围器件电连接；
在形成所述外围接触插塞和所述阻隔层之后，在所述阵列区内形成电容结构，所述电容结构与所述阵列区器件电连接；
形成所述外围接触插塞和所述阻隔层，包括：
在所述衬底的表面依次形成电介质层、掩膜材料层以及光阻材料层；
对所述光阻材料层进行曝光并显影，以形成第一显影区和第二显影区，所述第一显影区在所述衬底上的正投影与所述外围器件至少部分重合，所述第二显影区位于所述第一显影区和所述阵列区之间；
以覆盖所述外围器件的绝缘介质层为蚀刻停止层，在所述第一显影区和所述第二显影区对所述掩膜材料层、所述电介质层以及所述衬底进行蚀刻，以形成外围接触孔和阻隔槽，其中，所述外围接触孔底部还暴露所述外围器件；
在所述外围接触孔内填充导电接触材料，以形成所述外围接触插塞；
在所述阻隔槽内填充阻隔材料，以形成所述阻隔层。
2.根据权利要求1所述的形成方法，其特征在于，所述阻隔材料和所述导电接触材料均包括扩散阻挡材料和导电材料，形成所述外围接触插塞和所述阻隔层包括：
形成随形覆盖所述外围接触孔的内壁以及所述阻隔槽的内壁的扩散阻挡层，所述扩散阻挡层包括所述扩散阻挡材料；
在具有所述扩散阻挡层的所述外围接触孔及所述阻隔槽内填充所述导电材料，以形成导电材料层。
3.根据权利要求1所述的形成方法，其特征在于，所述阵列区器件包括电容接触结构，所述电容接触结构的数量为多个，多个所述电容接触结构呈阵列分布；所述电容结构的下电极层数量为多个，各所述下电极层分别与各所述电容接触结构接触连接；
形成所述电容结构，包括：
减薄位于所述阵列区内的所述电介质层的厚度以形成第一牺牲层；
在所述第一牺牲层的表面依次形成中部支撑层、第二牺牲层以及顶部支撑层；
以所述电容接触结构为蚀刻停止层，对所述顶部支撑层、所述第二牺牲层、所述中部支撑层、所述第一牺牲层以及所述衬底进行蚀刻，以形成多个分别露出各所述电容接触结构的电容孔；
在所述电容孔内形成随形覆盖所述电容孔的所述下电极层；
在所述下电极层的表面形成电容介质层；
在所述电容介质层的表面形成上电极层。
4.根据权利要求3所述的形成方法，其特征在于，所述中部支撑层由所述阵列区延伸至所述外围区，并同时覆盖位于所述外围区的所述电介质层、所述外围接触插塞以及所述阻隔层的表面；所述顶部支撑层由所述阵列区延伸至所述外围区，并同时覆盖位于所述外围区的所述中部支撑层的表面。
5.根据权利要求3所述的形成方法，其特征在于，所述形成方法还包括：
在所述上电极层的表面形成半导体层，所述半导体层填满各所述上电极层之间的间隙；
在所述外围区形成第一导电连接部，所述第一导电连接部与所述外围接触插塞接触连接；
在所述阵列区形成第二导电连接部，所述第二导电连接部与所述半导体层接触连接。
6.根据权利要求1-5任一项所述的形成方法，其特征在于，所述阻隔层环绕所述阵列区以阻隔所述阵列区和所述外围区。
7.一种半导体结构，其特征在于，所述半导体结构由权利要求1-6任一项所述的半导体结构的形成方法形成。
8.根据权利要求7所述的半导体结构，其特征在于，所述阻隔层和所述外围接触插塞均包括扩散阻挡层和导电材料层，所述扩散阻挡层随形包覆于所述导电材料层的侧壁及底部，所述阻隔层环绕所述阵列区一周。
9.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：
半导体层，覆盖所述电容结构的表面；
第一导电连接部，位于所述外围区，并与所述外围接触插塞接触连接；
第二导电连接部，位于所述阵列区内，并与所述半导体层接触连接。
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Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010057666A (ko) * | 1999-12-23 | 2001-07-05 | 한신혁 | 반도체 장치 제조 방법 |
| KR20110062414A (ko) * | 2009-12-03 | 2011-06-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN103489831A (zh) * | 2012-06-11 | 2014-01-01 | 爱思开海力士有限公司 | 具有多层式存储节点的半导体器件及其制造方法 |
| CN110970402A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 电容器阵列结构、半导体器件及其制备方法 |
| CN111916397A (zh) * | 2020-08-20 | 2020-11-10 | 福建省晋华集成电路有限公司 | 一种半导体器件制备方法以及半导体器件 |
| CN113539972A (zh) * | 2021-07-13 | 2021-10-22 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
| CN114078855A (zh) * | 2020-08-21 | 2022-02-22 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
| CN114446891A (zh) * | 2022-01-28 | 2022-05-06 | 长鑫存储技术有限公司 | 一种半导体结构的形成方法、结构以及存储器 |
| KR20220169174A (ko) * | 2021-06-18 | 2022-12-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN116056452A (zh) * | 2023-01-12 | 2023-05-02 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
| CN116209257A (zh) * | 2023-05-05 | 2023-06-02 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487563B1 (ko) * | 2003-04-30 | 2005-05-03 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| WO2021056984A1 (zh) * | 2019-09-27 | 2021-04-01 | 福建省晋华集成电路有限公司 | 电接触结构、接触垫版图及结构、掩模板组合及制造方法 |
| CN116322034A (zh) * | 2023-02-13 | 2023-06-23 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
-
2023
- 2023-06-21 CN CN202310740610.4A patent/CN116489993B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010057666A (ko) * | 1999-12-23 | 2001-07-05 | 한신혁 | 반도체 장치 제조 방법 |
| KR20110062414A (ko) * | 2009-12-03 | 2011-06-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN103489831A (zh) * | 2012-06-11 | 2014-01-01 | 爱思开海力士有限公司 | 具有多层式存储节点的半导体器件及其制造方法 |
| CN110970402A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 电容器阵列结构、半导体器件及其制备方法 |
| CN111916397A (zh) * | 2020-08-20 | 2020-11-10 | 福建省晋华集成电路有限公司 | 一种半导体器件制备方法以及半导体器件 |
| CN114078855A (zh) * | 2020-08-21 | 2022-02-22 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
| KR20220169174A (ko) * | 2021-06-18 | 2022-12-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN113539972A (zh) * | 2021-07-13 | 2021-10-22 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
| CN114446891A (zh) * | 2022-01-28 | 2022-05-06 | 长鑫存储技术有限公司 | 一种半导体结构的形成方法、结构以及存储器 |
| CN116056452A (zh) * | 2023-01-12 | 2023-05-02 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
| CN116209257A (zh) * | 2023-05-05 | 2023-06-02 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
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| Publication number | Publication date |
|---|---|
| CN116489993A (zh) | 2023-07-25 |
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