CN115241372A - 存储器件、半导体结构及其形成方法 - Google Patents
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Abstract
本公开提供一种存储器件、半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底；在衬底上形成绝缘介质层，绝缘介质层至少包括牺牲膜层；在牺牲膜层的表面形成掩膜层，掩膜层的蚀刻速率大于牺牲膜层的蚀刻速率；以掩膜层为掩膜蚀刻绝缘介质层，以在绝缘介质层内形成多个分别露出衬底的电容孔；采用蚀刻工艺去除掩膜层；在各电容孔中形成柱状电容的下电极层。本公开的半导体结构的形成方法可保证电容孔的蚀刻高度，提高电荷存储量。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种存储器件、半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。电容器作为动态随机存储器的核心部件，主要用于存储电荷。
通常在制造电容器的过程中，需要在衬底上形成堆叠膜层，在堆叠膜层内蚀刻形成电容孔，进而在电容孔内形成电容。但是，在蚀刻形成电容孔的过程中，易对堆叠膜层的表面造成损伤，使堆叠膜层的厚度降低，进而降低在堆叠膜层中形成的电容孔的高度，导致在其中形成的电容的高度降低，电荷存储量减小。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术中的不足，提供一种存储器件、半导体结构及其形成方法，可保证电容孔的蚀刻高度，提高电荷存储量。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底；
在所述衬底上形成绝缘介质层，所述绝缘介质层至少包括牺牲膜层；
在所述牺牲膜层的表面形成掩膜层，所述掩膜层的蚀刻速率大于所述牺牲膜层的蚀刻速率；
以所述掩膜层为掩膜蚀刻所述绝缘介质层，以在所述绝缘介质层内形成多个分别露出所述衬底的电容孔；
采用蚀刻工艺去除所述掩膜层；
在各所述电容孔中形成柱状电容的下电极层。
在本公开的一种示例性实施例中，所述掩膜层和所述牺牲膜层的蚀刻选择比大于或等于20。
在本公开的一种示例性实施例中，所述采用蚀刻工艺去除所述掩膜层，包括：
采用氯气对所述掩膜层进行干法蚀刻。
在本公开的一种示例性实施例中，所述掩膜层的材料为多晶硅，所述牺牲膜层的材料为氧化硅。
在本公开的一种示例性实施例中，所述在各所述电容孔中形成柱状电容的下电极层，包括：
在所述牺牲膜层的表面形成导电层，所述导电层填满各所述电容孔；
对所述导电层进行回蚀刻，以在各所述电容孔中形成柱状电容的下电极层，所述下电极层的顶部凸出于所述牺牲膜层的表面。
在本公开的一种示例性实施例中，所述绝缘介质层包括沿垂直于所述衬底的方向堆叠分布的第一支撑层、第一牺牲层及第二支撑层，所述牺牲膜层位于所述第二支撑层的表面，所述形成方法还包括：
在所述牺牲膜层的表面形成第三支撑层，所述第三支撑层环绕所述下电极层的外周。
在本公开的一种示例性实施例中，所述形成方法还包括：
去除所述牺牲膜层和所述第一牺牲层。
在本公开的一种示例性实施例中，所述在所述牺牲膜层的表面形成第三支撑层，所述第三支撑层环绕于所述下电极层的外周，包括：
在所述牺牲膜层与所述下电极层共同构成的结构的表面形成电极支撑层；
去除位于所述下电极层顶部的所述电极支撑层，以形成环绕所述下电极层侧壁的第三支撑层。
在本公开的一种示例性实施例中，所述去除所述牺牲膜层和所述第一牺牲层，包括：
在所述第一牺牲层、所述第二支撑层、所述牺牲膜层及所述第三支撑层的堆叠区域形成蚀刻过孔，所述蚀刻过孔至少贯穿所述第三支撑层、所述牺牲膜层及所述第二支撑层；
在所述蚀刻过孔处蚀刻所述第一牺牲层和所述牺牲膜层，以去除所述第一牺牲层和所述牺牲膜层。
在本公开的一种示例性实施例中，所述去除所述牺牲膜层和所述第一牺牲层，包括：
采用第一蚀刻工艺在所述第一牺牲层、所述第二支撑层、所述牺牲膜层及所述电极支撑层的堆叠区域对所述电极支撑层进行蚀刻，以形成第一过孔，所述第一过孔贯穿所述电极支撑层，并露出所述牺牲膜层；
采用第二蚀刻工艺在所述第一过孔处对所述牺牲膜层进行蚀刻，以去除所述牺牲膜层，并露出所述第二支撑层；
采用所述第一蚀刻工艺对所述第二支撑层进行蚀刻，以形成第二过孔，所述第二过孔贯穿所述第二支撑层，并露出所述第一牺牲层；
采用所述第二蚀刻工艺在所述第二过孔处对所述第一牺牲层进行蚀刻，以去除所述第一牺牲层。
在本公开的一种示例性实施例中，所述第一蚀刻处理工艺为干法蚀刻工艺，所述第二蚀刻处理工艺为湿法蚀刻工艺。
在本公开的一种示例性实施例中，所述形成方法还包括：
在所述柱状电容的下电极层、所述第一支撑层、所述第二支撑层及所述第三支撑层共同构成的结构的表面形成层间介质层；
在所述层间介质层的表面形成上电极层。
在本公开的一种示例性实施例中，所述衬底包括多个间隔分布的导电接触塞，各所述导电接触塞与各所述下电极层一一对应连接。
根据本公开的一个方面，提供一种半导体结构，所述半导体结构由上述任一项所述的半导体结构的形成方法形成。
根据本公开的一个方面，提供一种存储器件，包括上述任一项所述的半导体结构。
本公开的存储器件、半导体结构及其形成方法，由于掩膜层的蚀刻速率大于牺牲膜层的蚀刻速率，使得在通过蚀刻去除掩膜层时对牺牲膜层的表面损伤较小，去除掩膜层后，牺牲膜层的厚度不会大幅降低，对最终形成的电容孔的高度影响较小，可保证在电容孔中形成的柱状电容的下电极层的高度不会变低，进而提高电容存储量。同时，通过在多个电容孔中均形成柱状电容，在使用过程中，多个柱状电容可同时收集电荷，进一步提高电容存储容量。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中形成电容孔之前的结构的示意图。
图2为相关技术中半导体结构的电容孔的示意图。
图3为本公开一种实施方式中半导体结构的形成方法的流程图。
图4为完成本公开实施方式中步骤S130后的示意图。
图5为完成本公开实施方式中步骤S140后的示意图。
图6为完成本公开实施方式中步骤S150后的示意图。
图7为完成本公开实施方式中步骤S160后的示意图。
图8为本公开实施方式中步骤S160的流程图。
图9为完成本公开实施方式中步骤S1601后的示意图。
图10为本公开一种实施方式中半导体结构的形成方法的流程图。
图11为本公开实施方式中步骤S170的流程图。
图12为完成本公开实施方式中步骤S210后的示意图。
图13为完成本公开实施方式中步骤S180后的示意图。
图14为本公开一种实施方式中步骤S180的流程图。
图15为本公开实施方式中光刻胶层的示意图。
图16为本公开另一种实施方式中步骤S180的流程图。
图17为完成本公开实施方式中步骤S410后的示意图。
图18为完成本公开实施方式中步骤S420后的示意图。
图19为完成本公开实施方式中步骤S430后的示意图。
图中：100、衬底；210、第一支撑层；220、第一牺牲层；230、第二支撑层；240、第二牺牲层；250、第三支撑层；300、掩膜层；400、电容孔；1、衬底；11、导电接触塞；2、绝缘介质层；21、第一支撑层；22、第一牺牲层；23、第二支撑层；24、牺牲膜层；25、第三支撑层；250、电极支撑层；2510、第一过孔；2520、第二过孔；201、电容孔；3、掩膜层；201、电容孔；4、下电极层；41、导电层；5、光刻胶层；51、显影区。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”、“第二”和“第三”仅作为标记使用，不是对其对象的数量限制。
在相关技术中，半导体结构主要包括衬底100、柱状电容及形成于柱状电容外周的支撑结构。在其制造过程中，如图1所示，需要在衬底100上形成沿垂直于衬底100的方向堆叠分布的第一支撑层210、第一牺牲层220、第二支撑层230、第二牺牲层240及第三支撑层250，通过对第一支撑层210、第一牺牲层220、第二支撑层230、第二牺牲层240和第三支撑层250进行蚀刻，以形成电容孔400，如图2所示。在蚀刻形成电容孔400的过程中，需要在第三支撑层250的表面形成掩膜层300，在蚀刻形成电容孔400后需要去除该掩膜层300，但在去除掩膜层300的过程中，通常由于掩膜层300与第三支撑层250的材料的蚀刻速率相近，在蚀刻去除掩膜层300的过程中易同时去除部分第三支撑层250，使第三支撑层250的厚度降低，进而降低电容孔400的高度(即图中H2＜H1)，使得最终形成的电容高度降低，电容存储量减小。
本公开实施方式提供了一种半导体结构的形成方法，举例而言，该半导体结构可为电容器，如图3所示，该形成方法可以包括：
步骤S110，提供衬底；
步骤S120，在所述衬底上形成绝缘介质层，所述绝缘介质层至少包括牺牲膜层；
步骤S130，在所述牺牲膜层的表面形成掩膜层，所述掩膜层的蚀刻速率大于所述牺牲膜层的蚀刻速率；
步骤S140，以所述掩膜层为掩膜蚀刻所述绝缘介质层，以在所述绝缘介质层内形成多个分别露出所述衬底的电容孔；
步骤S150，采用蚀刻工艺去除所述掩膜层；
步骤S160，在各所述电容孔中形成柱状电容的下电极层。
本公开的半导体结构的形成方法，由于掩膜层的蚀刻速率大于牺牲膜层的蚀刻速率，使得在通过蚀刻去除掩膜层时对牺牲膜层的表面损伤较小，去除掩膜层后，牺牲膜层的厚度不会大幅降低，对最终形成的电容孔的高度影响较小，可保证在电容孔中形成的柱状电容的下电极层的高度不会变低，进而提高电容存储量。同时，通过在多个电容孔中均形成柱状电容，在使用过程中，多个柱状电容可同时收集电荷，进一步提高电容存储容量。
下面对本公开实施方式半导体结构的形成方法的各步骤进行详细说明：
在步骤S110中，提供衬底。
如图4所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。
衬底1上可形成有多个间隔分布的导电接触塞11，该各导电接触塞11可呈阵列分布，并可由导体或半导体材料构成，例如，其材料可以是钨、铜或多晶硅等。
举例而言，衬底1内可设有多个呈阵列分布的过孔，各过孔均可为通孔，可在过孔内形成导电接触塞11，例如，可通过真空蒸镀、磁控溅射或化学气相沉积等方式在过孔内形成导电接触塞11，当然，还可以通过其他方式形成导电接触塞11，在此不再一一列举。
在步骤S120中，在所述衬底上形成绝缘介质层，所述绝缘介质层至少包括牺牲膜层。
可在衬底1的表面形成绝缘介质层2，该绝缘介质层2可覆盖各导电接触塞11。绝缘介质层2可由绝缘材料构成，例如，其材料可为氧化硅、氮化硅或SiCN等。绝缘介质层2可包括单层膜层，也可以包括多层膜层，在此不做特殊限定。在一实施方式中，绝缘介质层2可至少包括牺牲膜层24。当然，绝缘介质层2还可包括其他膜层，在此不做特殊限定。例如，绝缘介质层2还可包括沿垂直于衬底1的方向堆叠分布的第一支撑层21、第一牺牲层22及第二支撑层23。
可通过化学气相沉积、物理气相沉积或原子层沉积等方式在衬底1的表面形成第一支撑层21、第一牺牲层22、第二支撑层23及牺牲膜层24。当然，也可通过其他方式形成堆叠分布的第一支撑层21、第一牺牲层22、第二支撑层23及牺牲膜层24，在此不再一一列举。
在本公开的一种实例性实施方式中，第一支撑层21可形成于衬底1的表面，并可覆盖各导电接触塞11，其材料可以是氮化硅或SiCN；第一牺牲层22可形成于第一支撑层21背离衬底1的表面，其材料可以是SiO2；第二支撑层23可形成于第一牺牲层22背离衬底1的表面，其材料可与第一支撑层21的材料相同；牺牲膜层24可形成于第二支撑层23背离衬底1的表面，其材料可与第一牺牲层22的材料相同，例如，其材料可为氧化硅。
在步骤S130中，在所述牺牲膜层的表面形成掩膜层，所述掩膜层的蚀刻速率大于所述牺牲膜层的蚀刻速率。
可通过化学气相沉积、真空蒸镀、原子层沉积或其它方式在牺牲膜层24背离衬底1的一侧形成掩膜层3，掩膜层3可以有多层，也可以为单层结构，其材料可以是多晶硅、SiO2、SiN、TaN和TiN中至少一种，当然，也可以是其它材料，在此不再一一列举。在一实施方式中，掩膜层3可为单层结构，其材料可为多晶硅。
可通过旋涂或其它方式在掩膜层3背离衬底1的表面形成光刻胶层，光刻胶层的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。可采用掩膜版对光刻胶层进行曝光，该掩膜版的图案可与牺牲膜层24所需的图案匹配。随后，可对曝光后的光刻胶层进行显影，从而形成多个显影区，每个显影区均可露出掩膜层3，且显影区的图案可与牺牲膜层24所需的图案相同，显影区的宽度可与所需的电容孔的尺寸相同。
可通过等离子刻蚀工艺在显影区对掩膜层3进行刻蚀，刻蚀区域可露出牺牲膜层24，从而在掩膜层3上形成所需的掩膜图案。需要说明的是，在完成上述刻蚀工艺后，可通过清洗液清洗或通过灰化等工艺去除光刻胶层，使掩膜层3不再被光刻胶层覆盖，得到硬掩膜结构。图4示出了完成本公开形成方法的实施方式中步骤S130后的结构。
在本公开的一种实例性实施方式中，掩膜层3的蚀刻速率可大于牺牲膜层24的蚀刻速率，进而在通过蚀刻去除掩膜层3时可减小蚀刻过程中对牺牲膜层24的损伤，去除掩膜层3后，牺牲膜层24的厚度不会大幅降低。举例而言，掩膜层3和牺牲膜层24的蚀刻选择比可大于或等于20。例如，掩膜层3和牺牲膜层24的蚀刻选择比可为20、30、40、50或60，当然，也可以是其它蚀刻选择比，在此不再一一列举。以掩膜层3和牺牲膜层24的蚀刻选择比等于20为例，每蚀刻去除20nm厚的掩膜层3，可以同时蚀刻掉1nm厚的牺牲膜层24。
需要说明的是，掩膜层3与牺牲膜层24的蚀刻选择比越大越好，进而保证在蚀刻去除掩膜层3的过程中可忽略其对牺牲膜层24表面造成的损伤，使得去除掩膜层3的过程中不会对牺牲膜层24的厚度产生影响。在本公开实施方式中，可通过控制掩膜层3与牺牲膜层24的材料类型及蚀刻气体的类型，从而使掩膜层3和牺牲膜层24具有较大的蚀刻选择比。优选的，掩膜层3的材料为多晶硅，牺牲膜层24的材料为氧化硅，蚀刻气体为氯气。
在步骤S140中，以所述掩膜层为掩膜蚀刻所述绝缘介质层，以在所述绝缘介质层内形成多个分别露出所述衬底的电容孔。
如图5所示，可根据掩膜图案对绝缘介质层2进行非等向刻蚀，举例而言，可以衬底1作为刻蚀停止层，通过干法刻蚀工艺在掩膜图案的显影区对绝缘介质层2进行刻蚀，以在绝缘介质层2内形成多个分别露出衬底1的电容孔201。
在平行于衬底1的方向上，电容孔201的横截面可呈圆形、椭圆形、矩形或不规则图形，在此不做特殊限定。电容孔201的数量可与导电接触塞11的数量相同，且各电容孔201可一一对应的露出各导电接触塞11。
在步骤S150中，采用蚀刻工艺去除所述掩膜层。
在形成各电容孔201后可去除位于牺牲膜层24表面的掩膜层3。举例而言，可采用干法蚀刻工艺蚀刻掩膜层3，例如，可采用氯气对掩膜层3进行干法蚀刻，具体而言，掩膜层3的材料为多晶硅，牺牲膜层24的材料为氧化硅，可通过氯气对掩膜层3中多晶硅进行选择性蚀刻，而不会对牺牲膜层24中的氧化硅表面造成损伤，更不会使牺牲膜层24的厚度降低，可保证蚀刻形成的电容孔201的高度不会因牺牲膜层24厚度降低而降低，图6示出了完成本公开形成方法的实施方式中步骤S150后的结构。
在步骤S160中，在各所述电容孔中形成柱状电容的下电极层。
可在各电容孔201内分别填充导电材料，以形成柱状电容的下电极层4。下电极层4可填满各电容孔201，并与各电容孔201中露出的各导电接触塞11一一对应连接，以便通过各导电接触塞11对柱状电容中收集的电荷进行存储。导电材料可为导电性能较强的金属材料或非金属材料构成，举例而言，其材料可为氮化钛或钨，在此不做特殊限定。图7示出了完成本公开形成方法的实施方式中步骤S160后的结构。
在本公开的一种实施方式中，如图8所示，在各所述电容孔201中形成柱状电容的下电极层4，即：步骤S160可以包括步骤S1601-步骤S1602，其中：
步骤S1601，在所述牺牲膜层的表面形成导电层，所述导电层填满各所述电容孔。
可通过真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积或原子层沉积等方式在牺牲膜层24的表面沉积导电材料，进而形成导电层41；在此过程中，导电层41可填满各电容孔201，并与各电容孔201中露出的各导电接触塞11接触连接。导电材料可均为氮化钛，当然，导电材料也可以是其他具有较强导电功能的材料，在此不再一一列举。图9示出了完成本公开形成方法的实施方式中步骤S1601后的结构。
步骤S1602，对所述导电层进行回蚀刻，以在各所述电容孔中形成柱状电容的下电极层，所述下电极层的顶部凸出于所述牺牲膜层的表面。
可采用回蚀刻的方式对导电层41的表面进行蚀刻处理，以去除位于牺牲膜层24顶表面的导电层41，只保留与电容孔201所在区域正对部分的导电层41，进而形成分别填充各电容孔201的柱状电容的下电极层4。在此过程中，由于导电层41形成于牺牲膜层24的表面，在去除多余部分的导电层41后，与电容孔201所在区域正对部分的导电层41的顶部可凸出于牺牲膜层24的表面，进而使得最终形成的柱状电容的下电极层4凸出于牺牲膜层24的表面，可增加柱状电容的下电极层4的高度，有助于提高电容存储容量。
在本公开的一种实例性实施方式中，如图10所示，本公开的半导体结构的形成方法还可包括：
步骤S170，在所述牺牲膜层的表面形成第三支撑层，所述第三支撑层环绕所述下电极层的外周。
可在牺牲膜层24的表面形成环绕于柱状电容的下电极层4外周的第三支撑层25，进而可通过第三支撑层25对柱状电容的下电极层4的顶部进行支撑，避免柱状电容的下电极层4顶部在外力或后续工艺作用下而产生形变。
在本公开的一种实例性实施方式中，在所述牺牲膜层24的表面形成第三支撑层25，所述第三支撑层25环绕于所述下电极层4的外周，即：步骤S170可包括步骤S210及步骤S220，如图11所示，其中：
步骤S210，在所述牺牲膜层与所述下电极层共同构成的结构的表面形成电极支撑层。
如图12所示，可在牺牲膜层24与柱状电容的下电极层4共同构成的结构的表面形成电极支撑层250，该电极支撑层250可以是覆盖于牺牲膜层24和柱状电容的下电极层4表面的薄膜，也可以是覆盖于牺牲膜层24和柱状电容的下电极层4表面的涂层，在此不做特殊限定。举例而言，可采用化学气相沉积、物理气相沉积或原子层沉积等方式在牺牲膜层24与柱状电容的下电极层4共同构成的结构的表面形成电极支撑层250。
电极支撑层250可由绝缘材料构成，以便通过电极支撑层250对相邻两个柱状电容的下电极层4绝缘隔离，防止相邻两个柱状电容的下电极层4之间短路，提高产品良率。举例而言，电极支撑层250的材料可与第一支撑层21和/或第二支撑层23的材料相同，例如，其材料可为氮化硅。
步骤S220，去除位于所述下电极层顶部的所述电极支撑层，以形成环绕所述下电极层侧壁的第三支撑层。
可去除位于柱状电容的下电极层4顶部的电极支撑层250，进而将柱状电容的下电极层4的顶部露出，可增加柱状电容的下电极层4与周围其他结构的接触面积，有助于柱状电容的下电极层4收集电荷。
在本公开的一种实例性实施方式中，本公开的半导体结构的形成方法还可包括：
步骤S180，去除所述牺牲膜层和所述第一牺牲层。
可通过湿法刻蚀工艺去除牺牲膜层24和第一牺牲层22，使得最终形成的绝缘介质层2由剩余的第一支撑层21、第二支撑层23和第三支撑层25构成。可通过第一支撑层21对柱状电容的下电极层4的底部进行横向支撑，防止柱状电容的下电极层4底部倒塌；第二支撑层23包覆于柱状电容的下电极层4的外周，且位于柱状电容的下电极层4的中部，可通过第二支撑层23对柱状电容的下电极层4的中部进行横向支撑，避免柱状电容的下电极层4中部发生形变而短路；第三支撑层25包覆于柱状电容的下电极层4的外周，且位于柱状电容的下电极层4的顶部，通过第三支撑层25对柱状电容的下电极层4的顶部进行支撑，避免柱状电容的下电极层4顶部在外力或后续工艺作用下而产生形变，完成步骤S180后的结构如图13所示。
在本公开的一种实施方式中，如图14所示，步骤S180可以包括步骤S310-步骤S320，其中：
步骤S310，在所述第一牺牲层、所述第二支撑层、所述牺牲膜层及所述第三支撑层的堆叠区域形成蚀刻过孔，所述蚀刻过孔至少贯穿所述第三支撑层、所述牺牲膜层及所述第二支撑层。
可在第三支撑层25的表面形成光刻胶层5，可对该光刻胶层5进行曝光并显影，以形成显影区51，该显影区51可至少与第一牺牲层22、第二支撑层23、牺牲膜层24及第三支撑层25共同堆叠的区域重合，如图15所示。可采用第一蚀刻处理工艺在显影区51对第三支撑层25、牺牲膜层24、第二支撑层23及第一牺牲层22及进行蚀刻，以形成蚀刻过孔。需要说明的是，在蚀刻过程中，可将第一牺牲层22直接刻透，也可使蚀刻过孔至少贯穿第二支撑层23、牺牲膜层24及第三支撑层25；即、；蚀刻过孔可至少将第三支撑层25、牺牲膜层24及第二支撑层23刻透，进而露出第一牺牲层22，在此不做特殊限定。
举例而言，第一蚀刻处理工艺可为干法蚀刻工艺，可采用氯气和氧气作为蚀刻气体进行干法蚀刻，且在干法蚀刻过程中可根据实际需要调节氯气和氧气的配比，进而达到控制蚀刻速率的目的。
步骤S320，在所述蚀刻过孔处蚀刻所述第一牺牲层和所述牺牲膜层，以去除所述第一牺牲层和所述牺牲膜层。
可采用第二蚀刻处理工艺在蚀刻过孔处对第一牺牲层22和剩余的牺牲膜层24进行蚀刻，以去除第一牺牲层22和牺牲膜层24。第二蚀刻处理工艺可为湿法蚀刻工艺，即，可采用湿法蚀刻工艺去除第一牺牲层22和剩余的牺牲膜层24。举例而言，可采用酸性溶液对第一牺牲层22和牺牲膜层24进行选择性蚀刻。该酸性溶液可以是氢氟酸，举例而言，其可以是缓冲氢氟酸(BHF)、浓度为49％的氢氟酸或稀氢氟酸(DHF)，当采用DHF作为酸性溶液时，氢氟酸与去离子水的配制比例可以是1:1～1:10，在此不对酸性溶液的配比及浓度做特殊限定。
在本公开的另一种实施方式中，可在去除第一牺牲层22及牺牲膜层24的过程中形成第三支撑层25，在该实施方式中，如图16所示，去除所述牺牲膜层24和所述第一牺牲层22，即：步骤S180可以包括步骤S410-步骤S440，其中：
步骤S410，采用第一蚀刻工艺在所述第一牺牲层、所述第二支撑层、所述牺牲膜层及所述电极支撑层的堆叠区域对所述电极支撑层进行蚀刻，以形成第一过孔，所述第一过孔贯穿所述电极支撑层，并露出所述牺牲膜层。
可在电极支撑层250的表面形成光刻胶层5，可对该光刻胶层5进行曝光并显影，以形成显影区51，该显影区51可至少与第一牺牲层22、第二支撑层23、牺牲膜层24及电极支撑层250共同堆叠的区域重合。
可采用第一蚀刻处理工艺在显影区51对电极支撑层250进行蚀刻，以形成第一过孔2150。第一过孔2510可贯穿电极支撑层250并露出牺牲膜层24。第一蚀刻处理工艺可为干法蚀刻工艺，可采用氯气和氧气作为蚀刻气体进行干法蚀刻，且在干法蚀刻过程中可根据实际需要调节氯气和氧气的配比，进而达到控制蚀刻速率的目的。完成步骤S410后的结构如图17所示。
步骤S420，采用第二蚀刻工艺在所述第一过孔处对所述牺牲膜层进行蚀刻，以去除所述牺牲膜层，并露出所述第二支撑层。
可在第一过孔2510处对牺牲膜层24进行蚀刻，以去除牺牲膜层24，进而露出位于牺牲膜层24下方的第二支撑层23。举例而言，可采用第二蚀刻处理工艺对牺牲膜层24进行蚀刻，第二蚀刻处理工艺可为湿法蚀刻工艺，即，可采用湿法蚀刻工艺去除牺牲膜层24。完成步骤S420后的结构如图18所示。举例而言，可采用酸性溶液对牺牲膜层24进行蚀刻。该酸性溶液可以是氢氟酸，举例而言，其可以是缓冲氢氟酸(BHF)、浓度为49％的氢氟酸或稀氢氟酸(DHF)，当采用DHF作为酸性溶液时，氢氟酸与去离子水的配制比例可以是1:1～1:10，在此不对酸性溶液的配比及浓度做特殊限定。
步骤S430，采用所述第一蚀刻工艺对所述第二支撑层进行蚀刻，以形成第二过孔，所述第二过孔贯穿所述第二支撑层，并露出所述第一牺牲层。
可采用第一蚀刻处理工艺对第二支撑层23进行蚀刻，以形成第二过孔2520。第二过孔2520可贯穿第二支撑层23并露出第一牺牲层22。第一蚀刻处理工艺的具体蚀刻细节可参考对第三支撑层25蚀刻过程中的第一蚀刻处理的蚀刻细节，在此不再赘述。完成步骤S430后的结构如图19所示。
步骤S440，采用所述第二蚀刻工艺在所述第二过孔处对所述第一牺牲层进行蚀刻，以去除所述第一牺牲层。
可在第二过孔处对第一牺牲层22进行蚀刻，以去除第一牺牲层22，进而露出位于第一牺牲层22下方的第一支撑层21。举例而言，可采用第二蚀刻处理工艺对第一牺牲层22进行蚀刻，第二蚀刻处理工艺的具体细节可参考对第一牺牲层22的蚀刻过程中的第二蚀刻处理的蚀刻细节，在此不再赘述。
在本公开的一种实例性实施方式中，本公开的半导体结构的形成方法还可包括步骤S190及步骤S200，其中：
步骤S190，在所述柱状电容的下电极层、所述第一支撑层、所述第二支撑层及所述第三支撑层共同构成的结构的表面形成层间介质层。
可在柱状电容的下电极层4、第一支撑层21、第二支撑层23及第三支撑层25共同构成的结构的内表面和外表面上形成层间介质层，举例而言，层间介质层可以是形成于柱状电容的下电极层4、第一支撑层21、第二支撑层23及第三支撑层25共同构成的结构的内表面和外表面上的薄膜，可通过真空蒸镀或磁控溅射等工艺形成层间介质层，当然，还可以通过其他工艺形成层间介质层，在此不再一一列举。层间介质层可以是由同一种材料构成的单层膜结构，也可以是由不同材质的膜层构成的混合膜层结构。举例而言，其可包括具有较高介电常数的材料，例如，其可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。
步骤S200，在所述层间介质层的表面形成上电极层。
可采用化学气相沉积工艺在层间介质层的表面形成上电极层，当然，还可通过其他工艺形成上电极层，在此不做特殊限定。上电极层的材料可以是氮化钛，当然，还可以是其他材料，在此不再一一列举。
需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本申请还提供一种半导体结构，该半导体结构可由上述任一实施方式中的半导体结构的形成方法形成。该半导体结构中各部分的具体细节、形成工艺以及有益效果已经在对应的半导体结构的形成方法中进行了详细描述，因此，此处不再赘述。
本公开实施例还提供一种存储器件，该存储器件可包括上述任一实施方式中的半导体结构。存储器件的有益效果可参考上述实施方式中的半导体结构的形成方法，在此不再详述。
举例而言，该存储器件可以是DRAM(Dynamic Random Access Memory，动态随机存取存储器)，当然，还可以是其它存储装置，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成绝缘介质层，所述绝缘介质层至少包括牺牲膜层；
在所述牺牲膜层的表面形成掩膜层，所述掩膜层的蚀刻速率大于所述牺牲膜层的蚀刻速率；
以所述掩膜层为掩膜蚀刻所述绝缘介质层，以在所述绝缘介质层内形成多个分别露出所述衬底的电容孔；
采用蚀刻工艺去除所述掩膜层；
在各所述电容孔中形成柱状电容的下电极层。
2.根据权利要求1所述的形成方法，其特征在于，所述掩膜层和所述牺牲膜层的蚀刻选择比大于或等于20。
3.根据权利要求1所述的形成方法，其特征在于，所述采用蚀刻工艺去除所述掩膜层，包括：
采用氯气对所述掩膜层进行干法蚀刻。
4.根据权利要求1所述的形成方法，其特征在于，所述掩膜层的材料为多晶硅，所述牺牲膜层的材料为氧化硅。
5.根据权利要求1所述的形成方法，其特征在于，所述在各所述电容孔中形成柱状电容的下电极层，包括：
在所述牺牲膜层的表面形成导电层，所述导电层填满各所述电容孔；
对所述导电层进行回蚀刻，以在各所述电容孔中形成柱状电容的下电极层，所述下电极层的顶部凸出于所述牺牲膜层的表面。
6.根据权利要求5所述的形成方法，其特征在于，所述绝缘介质层包括沿垂直于所述衬底的方向堆叠分布的第一支撑层、第一牺牲层及第二支撑层，所述牺牲膜层位于所述第二支撑层的表面，所述形成方法还包括：
在所述牺牲膜层的表面形成第三支撑层，所述第三支撑层环绕所述下电极层的外周。
7.根据权利要求6所述的形成方法，其特征在于，所述形成方法还包括：
去除所述牺牲膜层和所述第一牺牲层。
8.根据权利要求7所述的形成方法，其特征在于，所述在所述牺牲膜层的表面形成第三支撑层，所述第三支撑层环绕于所述下电极层的外周，包括：
在所述牺牲膜层与所述下电极层共同构成的结构的表面形成电极支撑层；
去除位于所述下电极层顶部的所述电极支撑层，以形成环绕所述下电极层侧壁的第三支撑层。
9.根据权利要求7所述的形成方法，其特征在于，所述去除所述牺牲膜层和所述第一牺牲层，包括：
在所述第一牺牲层、所述第二支撑层、所述牺牲膜层及所述第三支撑层的堆叠区域形成蚀刻过孔，所述蚀刻过孔至少贯穿所述第三支撑层、所述牺牲膜层及所述第二支撑层；
在所述蚀刻过孔处蚀刻所述第一牺牲层和所述牺牲膜层，以去除所述第一牺牲层和所述牺牲膜层。
10.根据权利要求8所述的形成方法，其特征在于，所述去除所述牺牲膜层和所述第一牺牲层，包括：
采用第一蚀刻工艺在所述第一牺牲层、所述第二支撑层、所述牺牲膜层及所述电极支撑层的堆叠区域对所述电极支撑层进行蚀刻，以形成第一过孔，所述第一过孔贯穿所述电极支撑层，并露出所述牺牲膜层；
采用第二蚀刻工艺在所述第一过孔处对所述牺牲膜层进行蚀刻，以去除所述牺牲膜层，并露出所述第二支撑层；
采用所述第一蚀刻工艺对所述第二支撑层进行蚀刻，以形成第二过孔，所述第二过孔贯穿所述第二支撑层，并露出所述第一牺牲层；
采用所述第二蚀刻工艺在所述第二过孔处对所述第一牺牲层进行蚀刻，以去除所述第一牺牲层。
11.根据权利要求10所述的形成方法，其特征在于，所述第一蚀刻处理工艺为干法蚀刻工艺，所述第二蚀刻处理工艺为湿法蚀刻工艺。
12.根据权利要求7所述的形成方法，其特征在于，所述形成方法还包括：
在所述柱状电容的下电极层、所述第一支撑层、所述第二支撑层及所述第三支撑层共同构成的结构的表面形成层间介质层；
在所述层间介质层的表面形成上电极层。
13.根据权利要求1-12任一项所述的形成方法，其特征在于，所述衬底包括多个间隔分布的导电接触塞，各所述导电接触塞与各所述下电极层一一对应连接。
14.一种半导体结构，其特征在于，所述半导体结构由权利要求1-13任一项所述的半导体结构的形成方法形成。
15.一种存储器件，其特征在于，包括权利要求14所述的半导体结构。
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|---|---|---|---|
| CN202110441152.5A CN115241372A (zh) | 2021-04-23 | 2021-04-23 | 存储器件、半导体结构及其形成方法 |
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Publications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116234312A (zh) * | 2023-05-05 | 2023-06-06 | 长鑫存储技术有限公司 | 半导体结构及其制作方法、存储器 |
| WO2024093031A1 (zh) * | 2022-11-04 | 2024-05-10 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
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2021
- 2021-04-23 CN CN202110441152.5A patent/CN115241372A/zh active Pending
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